Технология PCB - PCB конструирует порядок привязки правил Allegro

In the high-speed PCB design присоединение, line length matching is generally required. сейчас, it is necessary to set constraint rules and assign these rules to various net groups. следующие конкретные шаги по установке этих ограничений описаны в примере ddr.

1.PCB спроектированные и снабженческие требования

DDR часы: ширина линии 10 мм, внутренний интервал 5 мм, внешний интервал 30 мм. Необходимо дифференцировать PCB дизайн и проводки, различия между проводами должны точно соответствовать, допускаться до + 20мил

DDDR адрес, выбор Чипа и другие контрольные линии: ширина линии 5мил, внутренняя дистанция 15мил, внешняя дистанция 20мил, следует использовать топология цепочки хризантемы, длина которой может быть выше длины ddrck 1000 - 2500мил, и не может быть короче

строка данных DDR, ddrdqs, строка ddrdm: ширина строки 5 mil, внутренний шаг 15 мм, наружный шаг 20 мм, лучше всего спроектировать и подключить к одному и тому же слою PCB. Разница в длинах линий между линиями данных и часами находится в пределах 50миля.

2. According to the above requirements, установить различные ограничения проектирование PCB Allegro

For the line width (physical), Просто установите три привязки: DDR DU CLK, адрес, DDR_DATA

после установки вышеуказанных ограничений эти ограничения могут быть добавлены в сеть. Нажмите кнопку Добавить... сосредоточившись на физических правилах, щёлкните на правой панели управления "больше"

всплывающее окно

найти ckn0 и ckp0, нажмите на приложение, и он появится

в левом списке выберите NET u PHYSICAL Lau TYPE, введите DDR Lau CLK в пробеле справа и нажмите apply (приложение) для всплывающего окна

Иными словами, эти две сети добавили атрибут NET / u PHYSICAL / TYPE, значение которого составляет DDR / u CLK.

Аналогичным образом, вы можете установить тип сетевой физики DDDR для строк данных DDR, строк отбора данных и линий защиты данных, а также установить DDR адресные линии DDDR, линии выбора Чипа и другие контрольные линии для типов сетевой физики.

После завершения этих шагов Установленные ограничения должны быть распределены между этими сетевыми группами.

Нажмите на таблицу распределения...

pop-up dialogue box

выбор физических ограничений для различных групп сигналов

Кто - то может спросить, почему существует зона 0 и зона 1? Это потому, что эти ограничения в некоторых местах невозможны. например, in the cpu of the bga package, когда появляется подсказка, интервал не может быть достигнут, 20 or even 10 mils. В этих местах, if you follow this constraint, Это невозможно устранить Drc в PCB. сейчас, a solution is to classify these places as a room, and then add the room attribute to it (that is, комната с именем 0, 1, etc.). For these rooms, set appropriate constraints (ibid.).

о шаге, Потому что каждый разделяется на интервалы внутри группы и вне группы, существует шесть ограничений:

ДДР куору Клек Дью INNER, ДДР тхару Клак Чо оутер, кухонный столик, кухонный столик, кухонный столик, кухонный столик, кухонный столик, кухонный столик, кухонный столик

для этих шести ограничений достаточно указать "линия - линия" и "линия - форма", соответственно, в соответствии с вышеупомянутыми требованиями.

Остальные шаги совпадают с параметрами в physical. но в это время шкала нормирования становится следующей.

выше подробно описаны этапы разработки правил привязки для Allegro PCB.