Новости PCB - опыт компоновки аппаратных средств

монтаж часовых линий

1. No clock wiring on the surface layer or wiring length=<500mil (critical clock surface layer wiring=<200mil); and a complete ground plane must be used for reflow, и мост не был разделен или разделен.

нет других проводов, пересекающих верхние слои зоны кристаллических генераторов и тактовых цепей; (иногда это трудно встретить).

3. обход других сигнальных линий вокруг сигнальной линии, and meet the 3W principle when necessary (the center distance between the two lines is 3 times the line width). обычно это не принимается во внимание при установке линий данных или адресных линий. And focus on timing (equal length).

если это возможно, то силовые слои должны удовлетворять принципу 20h, согласно которому граница слоя мощности в 20 раз превышает толщину внутренней панели по сравнению с поверхностной границей.

**20H rule: Since the electric field between the power layer and the ground layer is changing, электромагнитные помехи излучают наружу от края платы. It is called the edge effect. слой питания можно отступить, чтобы электрическое поле могло передаваться только в пределах коллектора. Taking a H (the thickness of the medium between the power supply and the ground) as a unit, Если коэффициент усадки составляет 20 часов, 70% электрического поля может быть ограничено в пределах границ заземления; Если коэффициент усадки равен 100 часам, 98% of the electric field can be confined.

соблюдение принципа 3W между часами различной частоты

**3W rule: в order to reduce the interference between lines, длина строки должна быть достаточно большой. When the line center distance is not less than 3 times the line width, 70% электрического поля могут быть сохранены без помех друг другу, which is called the 3W rule. если вы хотите получить 98% электрического поля без помех друг другу, you can use the 10W rule.

В то время, когда меняется часовой сигнальный слой и изменяется базисная поверхность обратного течения, обычно около проходного отверстия, меняющегося на часовом слое.

расстояние между часовыми соединениями и интерфейсом и рукояткой ввода / вывода > = 1000мил.

8. длина часовой линии и проводки в соседнем плоском слое < = 1000мил.

9. The multi-load clock structure should be star-shaped as much as possible. на практике, the equal-length bifurcation method is generally used when walking to the center of the multi-load point.

в проводке SDRAM разница между длиной SDCLK и данными составляет < 8000 миль.

11. The typical transmission speed of stripline (middle layer wiring) is 180ps/дюйм, and the microstrip line (surface wiring) is 140ps/дюйм.

Interface wiring requirements:

правила дифференциальной проводки: параллельная высота, одинарный слой, равная длина.

длина сети между интерфейсными трансформаторами и интерфейсными соединениями составляет менее 1000мил.

Добавить меры по наведению мостов в новую строку подпункта.

4. The wiring of the interface circuit should follow the principle of protection first and filtering later.

5. соединительные трансформаторы, оптическая связь и другие блоки первой и второй степени изолированы друг от друга, не имеют смежных плоскостей и других путей связи, а ширина изоляции от соответствующей опорной стороны превышает 100 мил.

укладка доски:

1. прилегающий слой сборки представляет собой наслаиваемый пласт, обеспечивающий экранирование и опорную поверхность оборудования для прокладки стационарного слоя.

2. All signal layers are as close as possible to the ground plane.

3. Постарайтесь избегать непосредственной близости двух сигнальных слоёв.

4. основной источник питания находится близко к нему.

5. учитывать симметрию слоистой конструкции.

Другие вводные замечания:

1. ухудшение состояния окружающей среды между слоем питания и поверхностным слоем, Поэтому избегайте размещения чувствительных к помехам сигналов.

2. сигнальные линии не должны иметь прямых углов.

прокладка проводов как можно ближе к плоскости, чтобы избежать перекрестных сегментов. эти условия допускаются только в линиях малой скорости, если необходимо пересекать участки или не подходить к слою питания.

Questions about проектирование PCB навыки

В ходе теста EMC было обнаружено, что гармоники синхронизирующих сигналов сильно превысили стандарты, но конденсатор развязки соединялся с выводом питания. Какие аспекты должны учитываться при проектировании PCB для подавления электромагнитного излучения?

тремя элементами EMC являются источники радиации, пути передачи и жертвы. пути распространения разделены на распространение космической радиации и кабельную передачу. чтобы подавить гармонику, сначала проверь, как она распространяется. отключение питания - это решение проблемы распространения режима проводимости. Кроме того, необходимо обеспечить необходимое соответствие и защиту.

2. For a group of buses (address, data, command) to drive multiple (up to 4, 5) devices (FLASH, SDRAM, Другие периферийные устройства...), какой метод установки PCB?

влияние топологии электропроводки на Целостность сигналов проявляется главным образом в непоследовательности во времени прибытия сигналов на каждый узел, а также в том, что отражательный сигнал достигает того или иного узла, что приводит к ухудшению качества сигнала. в целом, в Звездной топологии можно управлять более чем одной длиной корней памяти, чтобы привести передачу сигналов в соответствие с запаздыванием отражения и тем самым повысить качество сигнала.

прежде чем использовать топологию, необходимо учитывать состояние топологических узлов сигнала, принцип практической работы и трудности монтажа. влияние различных буферов на отражение сигналов неодинаково, звездная топология не может решить проблему задержки подключения к Flash и sdram адреса данных шины, так что не может гарантировать качество сигнала; С другой стороны, высокоскоростные сигналы, как правило, используются для связи между dsp и sdram, Флэш - память загружается не с высокой скоростью, поэтому в скоростной имитации, нужно только обеспечить, чтобы работа с фактическими высокоскоростными сигналами была эффективной формы в узле, а не обращать внимание на форму в месте вспышки; звездная топология сравнивается с цепочкой хризантемы и другими топологиями. Иными словами, проводка становится все более сложной, особенно в тех случаях, когда большое количество данных и адресных сигналов используется в Звездной топологии.

3. In проектирование PCB, the ground wire is usually divided into protective ground and signal ground; power ground is divided into digital ground and analog ground. Зачем разъединять заземление?

The purpose of dividing the ground is mainly for EMC considerations, Он опасается, что шум в электропитании и цифровых частях земли будет мешать другим сигналам, аналоговый сигнал, особенно по траектории проводимости. разделение сигналов и защитных заземлений, Это потому, что в EMC рассматривает электростатический разряд ESD как эффект заземления молниеотвода в нашей жизни. No matter how you divide it, последний участок земли. It's just that the noise emission method is different.

необходимо ли при производстве часовых часов добавлять экраны заземления по обеим сторонам?

Добавление экранированной линии зависит от/EMI situation on the board, Если экранированный заземлитель не обрабатывается, it may make the situation worse.

как использовать powerPCB для установки четырех слоёв?

можно определить слой как

1: без плоскости + компонента (верхний маршрут)

2: плоскость кулачка или разделение / смешивание (GND)

3: кулачковый план или разделение / смешивание (питание)

4: no plane+component (if a single-sided component can be defined as no plane+route)

SDRAM principle design and layout rules

по сравнению с традиционным интерфейсом SDRAM. зарегистрировать цепь SDARM относительно свободно ограничена проектированием электрических параметров схемы, дизайн не требует учитывать драйвер основного кристалла управления; Однако, поскольку регистрация SDRAM также является высокоскоростной интерфейсной схемой, ее дизайн должен также соответствовать определенным правилам для обеспечения надежности и стабильности проектируемой схемы.

1) правила разработки принципов

1. конденсатор с фазовой регулировкой, and the capacitance value can be set to 10pF, можно отрегулировать по данным измерений.

на каждом из чипов SDRAM для вывода данных отдельно спроектировано последовательное совпадение сопротивлений. совпадение значений сопротивления может быть установлено для l0.

3. каждый блокировочный чип, чтобы блокировать часы с помощью часов расширения цепи различные выходной часы.

часы ввода каждого кристалла SDRAM используются для различных выходных часов в цепи расширения часов.

5. Вывод вывод тактовых импульсов для расширения тактовых чипов рассчитан на последовательное совпадение сопротивлений. совпадение значений сопротивления может быть установлено для l0.

6. The output terminal of the latch chip is designed to be connected in series with matching resistance. соответствие значению сопротивления может быть установлено для lo при выключении.

2) правила подключения

1. строка данных SDRAM: контроль длины сигнала от MPC824l к тому же чипу SDRAM, регулирование ошибок длины до ± 5%.

адрес / контрольная строка SDRAM: запирать чип в одну и ту же SDRAM

маршрутизация адресов / сигналов управления чипом требует управления длиной до ± 5%.

3. цепь расширения часов, чтобы блокировать кристалл в двухсторонней блокировки вывод часов, их проводки должны быть установлены с управлением длиной до ± l.27 мм.

для вывода тактовых часов в 4 - канальный интерфейс с расширяющимися схемами для микросхем SDRAM требуется равное регулирование длины и погрешности в пределах ± l.27 мм.

длина адресных / контрольных сигналов от блокирующих чипов до чипов SDRAM примерно та же, что и длина тактовой траектории от цепи расширения часов до соответствующего кристалла SDRAM, и погрешность длины, находящаяся в пределах ± 5%.

длительность слежения за часами в цепи расширения такта в целом соответствует средней длине слежения за кристаллами SDRAM, которая контролируется погрешностью в пределах ± 10%.

длина линий данных, адресных линий, контрольных линий и тактовых линий между MPC824l и чипами SDRAM примерно одинакова, а погрешность длины - не более ± 10%.

3) правила размещения

1. конденсатор с фазовой регулировкой.

2. все согласующиеся резисторы серии часов находятся рядом с датчиками.

3. последовательный согласующий резистор, близкий к кристаллу SDRAM.

4. последовательные совпадения сопротивлений на выводе кристалла блокировки рядом с выходом.

(4) Other design rules

1. каждый проводник должен управляться импедансом, т.е. односторонняя проводка управляется 50 © импеданцами, удерживаемыми в изоляции.

в принципе каждый указатель питания должен быть спроектирован таким образом, чтобы он был как можно ближе к элементу питания.

полный пласт и слой власти должны обеспечивать как минимум полный слой.

4. Синхронизировать сигналы как можно больше, чтобы уменьшить EMI.

5) отладка конструкции PCB

аппаратные схемы, спроектированные в соответствии с вышеупомянутыми правилами, обычно требуют лишь незначительной регулировки фазовой емкости для стабильной работы под часами 100MHz SDRAM. диапазон значений емкости с фазовой регулировкой обычно составляет 5 ~ 15pF. если будет достаточный запас по текущим параметрам, the phase adjustment capacitor may not be welded

The above is the introduction of hardware layout experience, Ipcb также предоставляет Производители PCB and PCB manufacturing technology