Новости PCB - проектирование схемы стабилизации часов для высокоскоростных преобразователей A / D

основная функция корректора PCB - формировать аналоговые формы колебаний с помощью временной выборки, или из аналогового сигнала. поэтому, стабильность дискретных часов очень важна. From the point of view of the data converter, this instability (that is, random clock jitter) will cause uncertainty in when the analog-to-digital converter samples the input signal. в скоростной системе, the timing error of the clock or oscillator waveform will limit the maximum rate of a digital I/О - интерфейс. Not only that, Она также увеличит частоту ошибок в каналах связи, даже ограничение A/D - коммутатор. (ADC) dynamic range, in order to obtain the best performance of the data converter, очень важно правильно выбирать время выборки и кодирования.

PCB proofing ADC circuit

В последние годы наиболее активно проводились исследования высокоскоростных преобразователей A / D за рубежом, и в основных структурах памяти вспышки [2] были внесены некоторые улучшения, такие, как структура подсистем дальности (например, полувспышка, конвейерная структура, многоступенчатая структура, многоступенчатая структура). на практике они представляют собой схему, состоящую из нескольких схем со вспышкой и других форм функциональных схем. Такая структура может восполнить недостатки в базовой структуре схемы Flash и обеспечить высокоскоростные преобразователи A / D с высоким разрешением. Эта структура постепенно заменяет собой давно существующую структуру SAR и интегральных схем, а также иерархическую схему. на этой основе была произведена дальнейшая доработка структуры схемы, известной как складная (также известная как структура маг - ампс), которая представляет собой последовательную структуру вывода кода Грея. Эти технологии проектирования цепей разрабатываются с помощью высокоскоростных, высокоразрешающих и высокопроизводительных преобразователей A / D. Он играет позитивную роль катализатора.

Кроме того, in the high-resolution A/D - коммутатор проектирование схемы technology, схема sigma - delta в настоящее время очень популярна проектирование схемы technology. эта конструкция схемы применима не только к низкой или средней скорости а с высоким разрешением/D converters. будет постепенно заменена структура SAR и интегральных схем, and this structure combined with the pipeline structure, ожидается получение более высокого разрешения, and higher speed A/D converter.

стабилизатор соотношения часов PCB

With the continuous expansion and performance improvement of electronic systems in weapons and equipment in the new era, возрастает также сложность электронных систем. для обеспечения возможностей и производительности отбора данных, control feedback, цифровая обработка электронной системы, современная военно - электронная система/D converters are also getting higher and higher, в частности, военная система связи и система сбора данных. The demand for high-speed and high-resolution A/преобразователь D увеличивается. схема стабилизации тактового отношения к пустому как быстродействующая, The core unit of the high-precision A/D converter plays a vital role in the performance of the converter’s signal-to-noise ratio (SNR) and effective bit (ENOB). Therefore, Необходимо обеспечить быстрый ход, high-precision A/Свойства преобразователя D, it is necessary to ensure that the sampling and encoding clock has a suitable duty cycle and small jitter. Therefore, it is very necessary to carry out research on the clock duty cycle stabilization circuit.

Поскольку часы представляют собой основную ячейку высокоскоростных и высокоточных преобразователей A / D, а также практически не оснащенные независимыми тактовыми схемами, чем стабилизаторы, то они сообщаются только в высокоскоростных и высокоточных преобразователях A / D. по сравнению с продукцией других компаний продукция Ади может повысить эффективность отбора проб главным образом за счет улучшения схем DCS (стабилизатор пространственного соотношения). схема DCS отвечает за уменьшение вибрации тактовых сигналов, время выборки зависит от времени. Что касается сигналов, то бывшие схемы DCS в компаниях могут регулировать тряску только около 0,25 ps, тогда как новые высокопроизводительные продукты AD9446 и LTC2208 могут снизить тряску до около 50fs. как правило, уменьшение интенсивности смешивания может привести к улучшению отношения сигнала к шуму, что повысит эффективное разрешение (ENOB: значащие цифры) и позволит увеличить число проб более чем на 100 мsps при достижении 16 - битного количественного показателя. если будет увеличена частота отбора проб без контролируемых встряхиваний, ENOB сократится и не сможет получить требуемое разрешение. Невозможно увеличить квантованное число. по мере развития высокопроизводительных преобразователей A / D схемы DCS могут развиваться в направлении более высокой скорости, меньшей тряски и стабильности. В таблице 1 приводятся данные о соотношении часов с часами в зарубежных коммутаторах A / D. Основные технические и параметрические показатели стабильных схем.

На самом деле, до сих пор, д 60fs тряски были минимальными. Теперь диафрагмы встряхиваются, как правило, в пределах 1 / с, а то, что выше этой цифры и даже десятки / с тряски, на самом деле ничего не значит.

способ реализации схемы с синхронизацией печатной платы

с учетом текущего состояния исследований внутри страны и за ее пределами, часовой цепи, используемой для стабилизации высоких скоростей ADC, в основном фазируются (phase locked loop, PLL). фазовая система по сути является замкнутой фазовой системой управления. Короче говоря, это схема, способная синхронизировать выходной сигнал с входным сигналом по частоте и фазе, т.е. разница фаз между выходным сигналом генератора и входным сигналом будет равна нулю или останется неизменной после того, как система вступит в режим блокировки (или режим синхронизации). Поскольку фазовое кольцо обладает многими отличными свойствами, оно может широко использоваться для производства и распределения часов высокопроизводительного процессора, синтеза и преобразования частот системы, автоматической настройки отслеживания частоты, синхронизации бит в цифровой связи, синхронизации фаз, синхронизации удвоения частоты и разделения частоты.

в данной статье предлагается дизайн отложенного фазового цикла DLL (delay looked DLL). На самом деле, фазовое кольцо используется главным образом фазовым дискриминатором и фильтром для контроля обратной связи за тактовыми сигналами и входными тактовыми сигналами, а затем для получения сигналов, аналогичных входным часам, с помощью генератора управления перепадом давления, который производит их. функция DLL состоит в том, чтобы вставить импульс задержки между входными часами и часами обратной связи до тех пор, пока два такта не поднимаются вверх по выравниванию, и когда синхронизация осуществляется, когда входная граница тактового импульса и край импульса обратной связи выравниваются, внутри пластины задерживается фазное замыкание DLL. после того, как часы заблокированы, цепь больше не настраивается, нет разницы между двумя часами. Таким образом, задержка фазного цикла на пластине используется DLL для компенсации времени, вызванного сетью распределения часов, что позволяет эффективно улучшить источник и нагрузку часов. время между двумя задержками. Во - первых, линия задержки страдает от шума меньше, чем генератор. Во - вторых, время задержки быстро изменяется в пределах диапазона изменения управляющего напряжения в DLL, т.е. передаточная функция равна только усилению VCDL KBCDL. Короче говоря, генератор, используемый в фазовом кольце, характеризуется нестабильностью и накапливается фазовым отклонением, и, когда компенсирующие часы приводят к задержке в сети, часто снижает свойства фазового кольца. Таким образом, стабильность и стабильность DLL лучше, чем PLL.

общее проектирование схем

часы представляют собой общую конструкцию стабильной схемы по сравнению с пустотой, как показано в пунктирной рамке диаграммы 1. Она состоит из входных буферных усилителей A, переключателей K1, K2 и запорных блокировок (DLL).

если частота дискретизации часов ниже предельного предела работы DLL, переключатели K1 и K2 закрываются вверх, и DLL подключается к блокировке; когда переключатели K1 и K2 закрываются вниз, DLL начинает работать и изменяет фазу входных сигналов, чтобы входной такт составлял почти 50% от общего числа пустых часов и тряски меньше 0,5 ps.

PCB проверить запорное замыкание (DLL)

структура запорно - фазового кольца (DLL) аналогична обычной фазной цепи (PLL), за исключением того, что вместо электрофора под давлением используется линия задержки (VCDL, линия задержки под давлением). Его структура показана на диаграмме 2. общая библиотека динамических ссылок состоит из четырех основных модулей: фазового детектора, цепи зарядовых насосов, кольцевого фильтра и VCDL. линия задержки управления давлением представляет собой цепь разомкнутого контура, созданную последовательно из серии источников переменного питания управления напряжением, выходной сигнал которого является запаздывающим НТД входного сигнала. входная и выходная линия задержки с управлением давлением отправляется в фазовый детектор для сравнения, разница фаз между двумя фазами блокируется через фазовый цикл (сравнение с фазами) или полуцикл (обратное сравнение), а затем каждый элемент задержки задерживается на период T / n или T / 2n, где n - ряд задержки.

Роль фазового детектора в DLL заключается в выявлении фазовых ошибок, корректировке ошибок зарядного насоса для управления выходной частотой генератора напряжения. обычно фазовый дискриминатор обладает косинусами, пилорами и треугольниками. фазовый детектор можно разделить на аналоговые фазовые детекторы и цифровые фазовые детекторы. Основные показатели включают:

(1) фазовая характеристика. То есть выходное напряжение фазового детектора изменяется с разницей фаз входного сигнала. Эта особенность требует, чтобы она была линейной и имела большой диапазон линейности.

2) чувствительность фазового контроля. То есть, выходное напряжение, возникающее из единичной фазы, в единицах v / raj. чувствительность фазового детектора не зависит от амплитуды входного сигнала. Если фазовая характеристика является нелинейной, то обычно она определяется как чувствительность в точке рt = 0.

3) фазовый диапазон, т.е. фазовый диапазон, в котором выходное напряжение изменяется с однотонной фазовой аберрацией.

(4) фазовый детектор работает на частоте.

зарядный насос в DLL фактически является выключатель заряда, which can convert the phase difference and lead lag into current, преобразование емкости первого порядка в управляющее напряжение, затем использовать это напряжение обратной связи для управления временем задержки. In order to achieve the required phase delay.

DLL имеет две функции: одна - определение доли пустого места; второй - проверить, как работают часы. Поскольку Задержка блокировки составляет 50% от времени, когда фазовый детектор (PDF) обнаруживает более 50% пустого соотношения, заряд насоса (CP) повышается для уменьшения доли пустого, и наоборот, уменьшается для увеличения доли пустого.

выше описана высокая точность, высокая скорость а/схема стабилизации часов для преобразователей D для выборки PCB. Ipcb is also provided to Производители PCB and PCB manufacturing technology