Data PCB - Titik utama untuk merancang papan PCB dengan reka pcb fpga

Sebagaimana tata pintu yang boleh diprogramkan medan (FPGAs) telah berevolusi menjadi sistem-pada-cip yang boleh diprogramkan, tugas untuk merancang papan sirkuit cetak dengan cip ini telah menjadi lebih kompleks. Kepadatan litar semasa jutaan gerbang dan kadar data penerima lebih dari 6 Gbps dan pertimbangan lain mempengaruhi usaha desain aras papan mekanik dan elektrik pembangun sistem. Mati, pakej cip dan papan sirkuit membentuk sistem yang tersambung dengan ketat, dalam sistem ini, untuk menyedari sepenuhnya fungsi FPGA, papan PCB perlu direka dengan hati-hati. Apabila merancang dengan FPGA kelajuan tinggi, penting untuk mempertimbangkan beberapa isu desain sebelum dan semasa pembangunan papan. Ini termasuk: mengurangi bunyi sistem dengan penapis dan mengedarkan kuasa yang cukup secara bersamaan di seluruh peranti pada PCB; mengakhiri baris isyarat dengan betul untuk minimumkan refleksi; minimum saling bercakap diantara jejak pada papan; pengurangan kesan lompatan tanah dan pengurangan Vcc (juga dikenali sebagai sag Vcc); yang sepadan dengan betul pada garis isyarat kelajuan tinggi. Sesiapa yang merancang pakej IC untuk FPGA prestasi yang sangat tinggi mesti memberi perhatian istimewa kepada keseimbangan antara integriti isyarat dan versatility untuk semua pengguna dan aplikasi. Contohnya, peranti GX Stratix II Altera dalam pakej 1,508 pin beroperasi hingga 1.2V dan ciri 734 I/O piawai dan 71 saluran isyarat berbeza tenaga rendah (LVDS). Ia juga mempunyai 20 penerima kelajuan tinggi yang menyokong kadar data sehingga 6.375Gbps. Ini membolehkan arkitektur menyokong banyak rangkaian kelajuan tinggi dan standar bas komunikasi, termasuk PCI Express dan SerialLite II.

Dalam rancangan papan PCB, pengguna boleh mengurangi perbualan salib dengan optimasi pinout. Pin isyarat patut ditempatkan sebanyak mungkin ke pins tanah untuk mengurangi panjang loop dalam pakej, terutama untuk I/O kelajuan tinggi kritik. Dalam sistem kelajuan tinggi, sumber dominan perbualan salib adalah sambungan induktif antara laluan isyarat dalam pakej. Apabila pemindahan output, isyarat mesti cari laluan kembali melalui pesawat kuasa/tanah. Perubahan semasa dalam loop mencipta medan magnetik yang menyebabkan bunyi pada pins I/O lain dekat loop. Situasi ini semakin teruk bila output diubah pada masa yang sama. Kerana semakin kecil bulatan, semakin kecil induktan, jadi pakej dengan kuasa atau pins tanah dekat dengan setiap pin isyarat kelajuan tinggi boleh minimumkan kesan perbualan salib pada pins I/O dekat. Untuk mengurangi biaya papan dan memperbaiki integriti isyarat sistem bagi semua laluan isyarat, reka hati-hati dan pembangunan bahan papan, bilangan lapisan (tumpukan) dan bentangan diperlukan. Menghantar ratusan isyarat dari FPGA ke atau sekeliling papan adalah tugas yang sukar yang memerlukan penggunaan alat EDA untuk optimize pinout dan tempatan cip. Kadang-kadang pakej FPGA yang sedikit lebih besar boleh mengurangkan kos papan kerana ia mengurangkan bilangan lapisan pada papan dan halangan pemprosesan papan lain.A high-speed signal path on PCB board, represented by a board trace that is very sensitive to interruptions, such as vias between board layers and board connectors. Ini dan gangguan lain mengurangkan kadar pinggir isyarat, menyebabkan refleksi. Oleh itu, para desainer harus menghindari vias dan melalui barang-barang. Jika butang tidak dapat dihindari, simpan petunjuk melalui sebaik mungkin pendek. Apabila menjalankan isyarat perbezaan, gunakan melalui struktur yang sama untuk setiap laluan pasangan perbezaan; ini meninggalkan gangguan isyarat disebabkan melalui dalam mod biasa. Jika boleh, gunakan kunci buta di atas kunci biasa, atau gunakan pengeboran belakang kerana akan ada sedikit gangguan disebabkan kehilangan melalui root.

Untuk meningkatkan integriti isyarat isyarat jam, arahan berikut patut diikuti: Simpan isyarat jam pada lapisan papan tunggal sebanyak mungkin sebelum ia dihantar ke komponen papan; sentiasa menggunakan pesawat sebagai pesawat rujukan. Hantar isyarat tepi pantas sepanjang lapisan dalaman bersebelahan dengan pesawat tanah untuk mengawal impedance dan mengurangi EMI. Matikan isyarat jam dengan betul untuk minimumkan refleksi. Guna jejak jam titik-titik.Beberapa FPGA, seperti keluarga GX Stratix II, mempunyai pemberontak penghentian siri pada-cip yang menyokong beberapa standar I/O. Penolak pada cip ini boleh ditetapkan sebagai 25 ohm atau 50 ohm penentang satu-akhir dan menyokong standar I/O LVTTL, LVCMOS, dan SSTL-18 atau SSTL-2 satu-akhir; tambahan, input LVDS 100 ohm dan HyperTransport disokong pembezaan perbezaan pada cip. Penerima perbezaan I/O mempunyai resisten pada cip boleh diprogramkan ke 100, 120 atau 150 ohms dan berkalibrat secara automatik dan merefleksi. Menggunakan penentang dalaman selain dari peranti luaran mempunyai beberapa keuntungan untuk sistem. Penghentian pada cip meningkatkan integriti isyarat dengan menghapuskan kesan utama dan membolehkan refleksi pada garis penghantaran. Penghentian pada-cip juga mengurangi bilangan komponen luaran yang diperlukan, membolehkan para desainer menggunakan lebih sedikit penahan, lebih sedikit jejak papan, dan kurang ruang papan. Dengan cara ini, bentangan boleh dipadamkan, siklus desain boleh dikurangkan, dan biaya sistem boleh dikurangkan. Kekepercayaan papan juga ditambah kerana kurang komponen di papan. Dalam rancangan papan, terdapat beberapa panduan untuk menjalankan microstrip dan garis strip untuk minimumkan perbualan salib. Untuk bentangan garis garis-garis ganda, kawat dilakukan pada papan dalaman dua lapisan, dan terdapat permukaan rujukan tegangan di kedua-dua sisi. Pada masa ini, semua wayar papan lapisan sebelah menggunakan teknologi wayar ortogonal untuk maksimumkan medium antara dua lapisan isyarat. Ketempatan materi, dan normalisasikan jarak antara setiap lapisan isyarat dan lapisan rujukan sebelah, sementara menjaga impedance yang diperlukan.Arahan penjejak mikrostrip atau garis strip dengan jarak jejak sekurang-kurangnya tiga kali tebal lapisan dielektrik antara lapisan penjejak papan; menggunakan alat simulasi untuk memsimulasikan perilakunya. Guna perbezaan selain dari topologi satu-akhir untuk rangkaian kelajuan tinggi kritik untuk minimumkan kesan bunyi-mod biasa. Dalam had rancangan, cuba sepadan dengan titik positif dan negatif laluan isyarat perbezaan. Untuk mengurangkan kesan sambungan bagi isyarat-hujung tunggal, tinggalkan ruang yang sesuai (lebih daripada tiga kali lebar jejak), atau laluan pada lapisan papan berbeza (laluan lapisan bersebelahan adalah ortogonal satu sama lain). Juga, menggunakan alat simulasi adalah cara yang baik untuk memenuhi keperluan ruang. Minimumkan panjang selari antara penghentian isyarat.

Kadar data transisi bersamaan meningkat dengan pengurangan sama dalam bilangan transisi output dan meningkat bersamaan dalam arus transisi semasa melepaskan laluan isyarat dan memuatkan. Sumber aliran sementara besar dari bekalan kuasa yang tidak ideal boleh menyebabkan titik sementara dalam Vcc (Vcc dip atau dip). Beberapa peraturan reka papan yang baik diberikan di bawah untuk membantu mengurangi kesan bunyi transisi serentak ini. Name Apabila kadar pinggir tinggi tidak diperlukan, guna kadar kelemahan rendah pada output FPGA.Letakkan Vcc diantara pesawat tanah papan pelbagai lapisan untuk menghapuskan kesan jejak kelajuan tinggi pada setiap lapisan. Pre emphasis, equalization fpga pcb design

Kemampuan penerima kelajuan tinggi FPGA menjadikannya komponen sistem-pada-cip yang boleh diprogram efisien, tetapi mereka juga menghasilkan cabaran unik untuk perancang papan. Masalah utama, terutama berkaitan dengan bentangan, ialah kerugian transmisi bergantung pada frekuensi, terutama disebabkan oleh kesan kulit dan kerugian dielektrik. Apabila isyarat frekuensi tinggi dihantar pada permukaan konduktor (seperti jejak papan PCB), kesan kulit berlaku kerana induksi diri wayar. Kesan ini mengurangkan kawasan kondukti efektif wayar, mengurangkan komponen frekuensi tinggi isyarat. Kehilangan dielektrik disebabkan oleh kesan kapasitatif bahan dielektrik diantara lapisan.kesan kulit adalah proporsional dengan punca kuasa dua frekuensi, sementara kehilangan dielektrik adalah proporsional dengan frekuensi; Oleh itu, kehilangan dielektrik adalah mekanisme kehilangan dominan untuk penyesalan isyarat frekuensi tinggi. Semakin tinggi kadar data, semakin berat kesan kulit dan kehilangan dielektrik. Pengurangan aras isyarat pada pautan diterima untuk sistem 1Gbps, tetapi tidak diterima untuk sistem 6Gbps.

Namun, penerima ciri hari ini mengandungi pemancar pre-fokus dan persamaan penerima untuk mengembangkan penyelesaian saluran frekuensi tinggi. Mereka juga meningkatkan integriti isyarat dan memudahkan batasan panjang jejak. Teknik pengkondisi isyarat ini memperpanjang kehidupan bahan FR-4 piawai dan menyokong kadar data yang lebih tinggi. Sebab pengurangan isyarat dalam bahan FR-4, panjang jejak yang boleh dibenarkan terhadap beberapa inci apabila berfungsi pada 6.375Gbps. Dan tekanan awal dan persamaan boleh memperluasnya ke lebih dari 40 inci. Pre-fokus dan persamaan boleh diprogramkan disertai ke dalam beberapa FPGA prestasi tinggi, seperti peranti GX Stratix II, yang membenarkan penggunaan bahan FR-4 dan meringankan keterangan bentangan seperti panjang jejak, mengurangi kos papan. Fungsi pra-fokus boleh meningkatkan komponen frekuensi tinggi isyarat. Sirkuit pra-fokus 4-tap dalam Stratix II GX mengurangkan penyebaran komponen isyarat (penyebaran ruang dari satu bit ke lain). Sirkuit pra-tekanan menyediakan 500% pra-tekanan, dan setiap tekan boleh optimasi ke 16 aras bergantung pada kadar data, panjang jejak dan ciri pautan. Selain tahap pendapatan input, peranti membolehkan perancang papan mempunyai aras persamaan 17dB, menggunakan mana-mana tahap 16 persamaan untuk mengatasi kerugian papan. Persamaan dan prasetokan boleh digunakan dalam persekitaran konsert atau untuk optimasi pautan tertentu secara individu. Penjana boleh ubah aras pre-tekanan dan persamaan dalam FPGAs GX Stratix II semasa sistem berjalan, atau semasa konfigurasi kad selepas ia telah disisipkan ke dalam pesawat belakang atau chassis lain. Ini memberikan perancang sistem fleksibiliti untuk menetapkan secara automatik aras pra-fokus dan persamaan ke nilai yang ditentukan. Alternatif, nilai-nilai ini boleh ditentukan secara dinamik berdasarkan slot mana papan dipplug ke dalam chassis atau backplane. Design papan efisien mempunyai potensi untuk mengurangi EMI, tetapi tidak perlu menghapuskannya sepenuhnya. Menghapuskan isyarat "penyusup" atau "panas", dan menghantar isyarat dengan rujukan yang betul ke pesawat tanah, juga membantu mengurangi EMI, penggunaan komponen mount permukaan yang biasa dalam pasar hari ini juga cara untuk mengurangi EMI. Ia telah menjadi semakin sukar untuk nyahpepijat dan menguji reka papan PCB kelajuan tinggi kompleks kerana beberapa kaedah nyahpepijat papan tradisional, seperti sond ujian dan pengujian "Bed-of-nails", mungkin tidak berfungsi untuk reka-reka ini. Rancangan kelajuan tinggi baru ini boleh mengambil keuntungan dari alat ujian JTAG dengan pemrograman dalam sistem dan kemampuan ujian-diri terbina yang FPGAs mungkin mempunyai. Penjana patut guna panduan yang sama untuk tetapkan isyarat input jam ujian JTAG (TCK) seperti jam sistem. Selain itu, penting untuk menjaga panjang rantai imbas JTAG antara output data ujian satu peranti dan input data ujian peranti lain untuk minimum.

Rancangan berjaya dengan FPGAs kelajuan tinggi terkandung memerlukan latihan rancangan papan kelajuan tinggi yang luas, serta pemahaman kuat kemampuan FPGA seperti pinout, bahan papan dan stacking, layout papan, dan mod penghentian. Penggunaan betul-betul pre-tekanan dan persamaan penerima terbina juga penting. Titik di atas bergabung untuk mencapai rancangan yang boleh dipercayai dengan kemudahan penghasilan yang stabil. Pertimbangan berhati-hati terhadap semua faktor ini, serta simulasi dan analisis yang betul, boleh mengurangkan kemungkinan kejutan dalam prototip papan PCB dan akan membantu mengurangkan tekanan projek pembangunan papan.