Công nghệ PCB - Phân tích ức chế nhiễu xuyên âm trong thiết kế PCB đóng gói QFN sân nhỏ

I. Giới thiệu

Với xu hướng thiết kế mạch tốc độ cao, mật độ cao, gói QFN với khoảng cách 0,5mm hoặc thậm chí nhỏ hơn đã được áp dụng. Khi tốc độ truyền tải tăng lên, các vấn đề nhiễu xuyên âm trong khu vực phân tán dấu vết PCB được giới thiệu bởi các thiết bị đóng gói QFN sân nhỏ ngày càng trở nên nổi bật. Đối với các ứng dụng tốc độ cao từ 8Gbps trở lên, cần cẩn thận để tránh những vấn đề như vậy và cung cấp thêm phụ cấp cho các liên kết truyền kỹ thuật số tốc độ cao. Bài viết này phân tích các phương pháp ức chế nhiễu xuyên âm được giới thiệu trong thiết kế PCB bằng cách đóng gói QFN sân nhỏ, cung cấp tài liệu tham khảo cho thiết kế lớp này.

2. Phân tích vấn đề

Trong thiết kế PCB, các thiết bị được đóng gói bởi QFN thường được quạt ra từ tầng trên cùng hoặc tầng dưới cùng bằng cách sử dụng dây microband. Đối với các gói QFN sân nhỏ, cần chú ý đến khoảng cách giữa các đường microband trong khu vực quạt và chiều dài của các đường đi song song.

Chiều rộng dòng/khoảng cách dòng cho các đường khác biệt là: 8/10, 7 mils cho lớp tham chiếu khoảng cách dòng và FR4 cho tấm.

Như bạn có thể thấy từ mô phỏng, ngay cả trong trường hợp các đường song song ngắn, nhiễu xuyên âm gần cuối của các cổng vi sai D1 đến D2 vượt quá -40dB ở 5GHz, -32dB ở 10GHz và -40dB ở 15GHz. Đối với các ứng dụng từ 10Gbps trở lên, nhiễu xuyên âm ở đây cần được tối ưu hóa để kiểm soát nhiễu xuyên âm dưới -40dB.

III. Phân tích phương án tối ưu

Đối với thiết kế PCB, một cách tiếp cận trực tiếp hơn để tối ưu hóa là sử dụng các dấu vết vi sai được ghép nối chặt chẽ, tăng khoảng cách giữa các dấu vết và giảm khoảng cách di chuyển song song giữa các cặp vi sai.

Như bạn có thể thấy từ kết quả mô phỏng được tối ưu hóa, việc sử dụng ghép nối chặt chẽ để tăng khoảng cách giữa các cặp chênh lệch có thể làm giảm nhiễu xuyên âm gần giữa các cặp chênh lệch 4,8~6,95dB trong dải tần số 0~20G. Trong dải tần số 5G~20G, nhiễu xuyên âm từ xa giảm khoảng 1,7~5,9dB.

Ngoài việc tăng khoảng cách giữa các cặp chênh lệch và giảm khoảng cách song song khi định tuyến, chúng ta cũng có thể điều chỉnh khoảng cách giữa lớp định tuyến chênh lệch và mặt phẳng tham chiếu để ngăn chặn nhiễu xuyên âm. Nó càng gần với lớp tham chiếu, nó càng ức chế nhiễu xuyên âm tốt hơn. Dựa trên phương pháp nối dây chặt chẽ, chúng tôi điều chỉnh khoảng cách giữa lớp trên cùng và lớp tham chiếu của nó từ 7 mils đến 4 mils.

Điều quan trọng cần lưu ý là khi chúng ta điều chỉnh khoảng cách giữa dấu vết và mặt phẳng tham chiếu, trở kháng của dấu vết khác biệt cũng thay đổi và dấu vết khác biệt cần được điều chỉnh để đáp ứng yêu cầu trở kháng mục tiêu. Khi khoảng cách giữa SMT pad của chip và mặt phẳng tham chiếu nhỏ hơn, trở kháng cũng sẽ thấp hơn. Nó là cần thiết để làm rỗng mặt phẳng tham chiếu của SMT pad để tối ưu hóa trở kháng SMT pad. Kích thước cụ thể của lỗ rỗng cần được xác định bằng mô phỏng dựa trên tình trạng xếp chồng lên nhau.

Như bạn có thể thấy từ kết quả mô phỏng, sau khi điều chỉnh khoảng cách giữa dấu vết và mặt phẳng tham chiếu, sử dụng ghép nối chặt chẽ để tăng khoảng cách giữa các cặp chênh lệch, có thể giảm 8,8~12,3 nhiễu xuyên âm gần giữa các cặp chênh lệch trong dải tần số 0~20G. dB。 Trong phạm vi từ 0 đến 20G, nhiễu xuyên âm từ xa giảm 2,8 đến 9,3dB.

4, Kết luận

Với tối ưu hóa mô phỏng, chúng tôi có thể giảm nhiễu xuyên âm vi sai gần 8~12dB do gói QFN sân nhỏ trên PCB và 3~9dB nhiễu xuyên âm xa, cung cấp biên độ nhiều hơn cho các kênh truyền dữ liệu tốc độ cao. Khi phát triển các quy tắc và ngăn xếp dây PCB, có thể xem xét toàn diện các phương pháp ức chế nhiễu xuyên âm được đề cập trong bài viết này và tránh nguy cơ nhiễu xuyên âm do các gói QFN khoảng cách nhỏ trong thiết kế PCB sớm.