Thông tin PCB - Phân tích tiếng ồn lúc nhảy đồng bộ trên bảng mạch PCB

Lên bảng mạch PCB, để phân tích nhiễu chuyển đổi đồng thời của FPGA, công nghệ CMOS ngày nay cho phép một thiết bị FPGA duy nhất có nhiều giao diện I / O. Trong khi đó, trong những năm gần đây, tiêu thụ điện năng thấp đã bắt đầu trở thành khái niệm chủ đạo của các giao diện I / O tốc độ cao. Một cách hiệu quả để giảm tiêu thụ điện năng là giảm điện áp và việc giảm điện áp sẽ dẫn đến biên độ nhiễu nhỏ hơn cho phép của giao diện I / O. Do đó, người dùng FPGA bắt buộc phải định lượng nhiễu chuyển mạch đồng bộ mức hệ thống (SSN) trong ngữ cảnh của chip, gói và PCB. Bài viết này giới thiệu một cách có hệ thống về SSN, tập trung vào SSN do bộ đệm đầu ra FPGA gây ra. Tiếng ồn này thường được gọi là nhiễu đầu ra chuyển mạch đồng bộ (SSO) và khác biệt với SSN do bộ đệm đầu vào. Bài báo này giới thiệu nguyên nhân của SSO cấp hệ thống và đề xuất phương pháp mô hình hóa SSO cấp hệ thống phân cấp. Nó cũng giải thích cách tương quan giữa mô hình SSO với các phép đo miền tần số và thời gian, đồng thời trình bày một số phương pháp thiết kế bảng mạch PCB để giảm SSO.

Cơ chế hình thành SSO cấp hệ thống
Bảng mạch PCB với FPGA là một hệ thống phức tạp có thể được chia thành một phần wafer chứa các mạch hoạt động, một phần gói với các passives nhúng hỗ trợ dấu vết và một phần bảng mạch cung cấp các kết nối cho FPGA với thế giới bên ngoài. Trong các hệ thống như vậy, rất khó để hiểu được các đặc tính nhiễu bên trong chip. Do đó, rất có giá trị để định lượng SSO ở các đầu gần và xa của các dấu vết PCB được kết nối với FPGA. Có hai yếu tố chính gây ra SSO: trở kháng của mạng phân phối điện (PDN) và sự ghép nối cảm ứng lẫn nhau giữa công tắc I / Os. Từ góc độ hệ thống, PDN chứa các thành phần cấp wafer, cấp gói và cấp bo mạch để cấp nguồn chung cho các mạch CMOS. Khi một số lượng nhất định của mạch trình điều khiển đầu ra CMOS được bật cùng một lúc, một dòng điện lớn sẽ chạy ngay vào các phần tử mạch cảm ứng của PDN, dẫn đến giảm điện áp delta-I. Các cấu trúc kết nối tạo ra điện cảm ký sinh, chẳng hạn như bóng hàn điện trên các gói mảng lưới bóng và vias nguồn trong bảng mạch PCB. Dòng điện thay đổi nhanh chóng này cũng kích thích các sóng điện từ xuyên tâm giữa cặp mặt phẳng nguồn / mặt đất, chúng bật ra khỏi các cạnh mặt phẳng của bảng mạch PCB, cộng hưởng giữa mặt phẳng nguồn / mặt đất, gây ra dao động điện áp.

Một nguyên nhân quan trọng khác của SSO là do khớp nối cảm ứng lẫn nhau, đặc biệt là xung quanh mép của gói chip / bảng mạch PCB. Các bóng hàn trên gói BGA chip và vias trên PCB thuộc cấu trúc đa dây dẫn được kết hợp chặt chẽ. Mỗi bóng hàn I / O và bảng mạch PCB tương ứng của nó thông qua tạo thành một vòng khép kín với bóng hàn nối đất và tiếp đất qua gần nó. Khi trạng thái của nhiều cổng I / O thay đổi đồng thời, dòng I / O nhất thời chảy qua các vòng tín hiệu này. Dòng I / O thoáng qua này lại tạo ra một từ trường thay đổi theo thời gian xâm nhập vào các vòng tín hiệu liền kề và gây ra nhiễu điện áp.
Một mô hình SSO phải có thể phản ánh cơ chế hình thành cơ bản của SSO. Hình 1 cho thấy một mô hình phân lớp để dự đoán SSO trong PCB. Trên tấm wafer, những gì cần thiết là một mô hình bộ đệm đầu ra cung cấp phân phối dòng điện trên đường nguồn và đường tín hiệu với độ phức tạp hạn chế. Trong quá trình đóng gói, vì mục đích đơn giản, có thể thu được mô hình PDN và mô hình ghép tín hiệu riêng biệt bằng cách sử dụng các công cụ mô hình hóa, nhưng sự tương tác giữa PDN và mô hình ghép tín hiệu cần được xem xét cẩn thận. Hai mô hình này hoạt động như một cầu nối, kết nối mô hình bộ đệm đầu ra ở mặt giáp của gói chip và mô hình cấp bo mạch PCB ở mặt bóng hàn. Mô hình PDN của PCB thường bao gồm các mặt phẳng nguồn / mặt đất và các tụ điện khối / tách rời trên chúng, trong khi mô hình ghép tín hiệu của PCB bao gồm một loạt các vias kết hợp chặt chẽ và các dấu vết tín hiệu được ghép nối lỏng lẻo trên các lớp tín hiệu khác nhau. Hiệu ứng tương tác của hai mô hình cấp bảng PCB này xảy ra trong bảng PCB thông qua mảng, và chính từ đây, nhiễu xuyên âm cảm ứng đưa nhiễu vào mô hình PDN, và nhiễu delta-I đến lượt nó làm giảm chất lượng tín hiệu I / O . Cách tiếp cận mô hình phân cấp này duy trì một cách hợp lý độ chính xác của mô phỏng trong khi cũng cải thiện hiệu quả tính toán cho các hệ thống phức tạp như vậy.

Sau đây, đối với các bảng mạch in được trang bị FPGA, hai phương pháp thiết kế cơ bản để giảm SSO dựa trên cơ chế tạo SSO được giới thiệu.
1. Thiết kế phương pháp giảm ghép cảm ứng
Kết quả mô phỏng cho thấy khớp nối cảm ứng tại gói chip / giao diện PCB là thủ phạm gây ra xung đột tần số cao trong dạng sóng SSO. Một vòng lặp tín hiệu có kích thước t × d bao gồm một tín hiệu qua và một mặt đất qua gần nó. Kích thước của vòng lặp này cho biết độ bền của khớp nối cảm ứng. Diện tích của vòng nhiễu I / O càng lớn thì từ trường sinh ra càng dễ xâm nhập vào vòng nhiễu liền kề. Diện tích của vòng tín hiệu I / O bị nhiễu càng lớn thì càng dễ bị nhiễu bởi các vòng I / O khác. Do đó, để giảm nhiễu xuyên âm và tham số t, cần chú ý đến việc sử dụng bảng mạch PCB mỏng hơn trong thiết kế và phím I / Os trên bảng mạch PCB nên được rút ra từ lớp tín hiệu nông hơn. Đồng thời, các nhà thiết kế có thể giảm nhiễu xuyên âm bằng cách rút ngắn khoảng cách giữa I / O vias và vias mặt đất. Nhà thiết kế đã kết nối đặc biệt một cặp miếng đệm I / O với mặt đất và mặt phẳng VCCIO để giảm diện tích vòng lặp tín hiệu tương ứng với các chân bị nhiễu và các chân bị nhiễu. Trong Bank1, chân AF30 là chân bị nhiễu. Trong thiết kế FPGA, sáu chân W24, W29, AC25, AC32, AE31 và AH31 được lập trình để đặt thành logic "0", và chúng được kết nối với mặt đất của bảng mạch PCB thông qua vias. Năm chân U28, AA24, AA26, AE28 và AE30 được đặt thành logic "1" bằng cách lập trình và kết nối với mặt phẳng VCCIO của bảng mạch PCB. 68 cổng I / O khác trải qua quá trình chuyển đổi trạng thái cùng lúc ở tần số 10MHz, vì vậy chúng là các chân tạo ra nhiễu. Để so sánh, các I / Os W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 và AE30 không được lập trình để nối đất hoặc các chân VCCIO trong Bank2, nhưng chúng được để trống và 68 Mỗi I / O vẫn được bật và tắt cùng một lúc. Thử nghiệm thực nghiệm cho thấy độ nảy mặt đất trên AF30 trong Bank1 đã giảm 17% so với G30 trong Bank 2, và độ chùng điện cũng giảm 13%. Kết quả mô phỏng cũng xác minh sự cải tiến này. Vì sự hiện diện của các chân nối đất có thể lập trình được làm rút ngắn khoảng cách d giữa vòng lặp nhiễu và vòng lặp nhiễu, nên việc giảm SSO được mong đợi, như trong Hình 2. Tuy nhiên, cải tiến bị hạn chế vì diện tích vòng lặp tín hiệu trong gói chip không thể giảm.

2. Giảm trở kháng PDN thông qua thiết kế hợp lý
Trở kháng giữa VCCIO và các chân nối đất tại giao diện trên PCB là tiêu chí quan trọng để đánh giá hiệu suất PDN của chip FPGA. Trở kháng đầu vào này có thể được giảm bớt bằng cách sử dụng các chiến lược tách hiệu quả và sử dụng các cặp mặt phẳng nguồn / mặt đất mỏng hơn. Tuy nhiên, một phương pháp hiệu quả là rút ngắn chiều dài của vias công suất kết nối các bóng hàn VCCIO với mặt phẳng VCCIO. Ngoài ra, việc rút ngắn nguồn qua cũng làm giảm vòng lặp mà nó hình thành với mặt đất liền kề, làm cho vòng lặp ít bị ảnh hưởng bởi các thay đổi trạng thái vòng lặp I / O gây nhiễu. Do đó, thiết kế nên bố trí mặt phẳng VCCIO gần với lớp trên cùng của PCB.

Bài viết này cung cấp một phân tích toàn diện về mô phỏng nhiễu chuyển đổi đồng thời trên bảng mạch PCB với FPGA. Kết quả phân tích cho thấy nhiễu xuyên âm trên giao diện giữa gói và PCB và sự phân bố trở kháng PDN trên gói và PCB là hai nguyên nhân quan trọng gây ra SSO. Các mô hình tương quan có thể được sử dụng để giúp các nhà thiết kế bảng mạch PCB giảm SSO và đạt được thiết kế bảng mạch PCB tốt hơn. Một số phương pháp để giảm SSO cũng được giới thiệu trong bài báo. Trong số đó, việc phân bổ hợp lý các lớp tín hiệu và sử dụng đầy đủ các chân nối đất / nguồn có thể lập trình có thể giúp giảm nhiễu xuyên âm cảm ứng ở cấp bảng mạch PCB và việc bố trí VCCIO ở vị trí nông trong ngăn xếp bảng mạch PCB cũng có thể làm giảm trở kháng PDN.