Tin tức về PCB - Kinh nghiệm bố trí phần cứng

Dây đồng hồ

1. Không có dây đồng hồ hoặc chiều dài dây cho lớp bề mặt=<500mil (dây cho lớp bề mặt đồng hồ quan trọng=<200mil); Và phải sử dụng một mặt phẳng nối đất hoàn chỉnh để chảy ngược, và cây cầu không bị chia cắt hoặc chia cắt chéo.

2. Không có dây khác đi qua lớp TOP của vùng dao động tinh thể và mạch điều khiển đồng hồ; (Đôi khi rất khó để thỏa mãn)

3. Tránh các đường tín hiệu khác xung quanh đường tín hiệu, khi cần thiết đáp ứng nguyên tắc 3W (khoảng cách trung tâm của hai đường gấp 3 lần chiều rộng đường). Điều này thường không được xem xét khi sắp xếp đường dữ liệu hoặc đường địa chỉ. Tập trung vào thời gian (độ dài bằng nhau).

4. Khi có thể, lớp năng lượng nên cố gắng đáp ứng nguyên tắc 20h: tức là ranh giới lớp năng lượng gấp 20 lần độ dày của tấm thu vào bên trong so với ranh giới mặt đất.

** Quy tắc 20H: Do điện trường thay đổi giữa lớp điện và lớp tiếp xúc, nhiễu điện từ sẽ phát ra ngoài từ cạnh của tấm. Nó được gọi là hiệu ứng Edge. Các lớp năng lượng có thể được rút lại sao cho điện trường chỉ được dẫn trong các lớp tiếp xúc. Trong H (độ dày của môi trường giữa nguồn điện và mặt đất), 70% điện trường có thể được giới hạn trong cạnh đất nếu co lại là 20H; Nếu độ co rút là 100H, bạn có thể hạn chế 98% điện trường.

5. Đáp ứng nguyên tắc 3W giữa các đồng hồ tần số khác nhau

** Quy tắc 3W: Để giảm nhiễu giữa đường và đường, khoảng cách giữa các đường phải đủ lớn. Khi khoảng cách trung tâm của đường dây không nhỏ hơn 3 lần chiều rộng của đường dây, 70% điện trường có thể được duy trì mà không can thiệp lẫn nhau, đó là quy tắc 3W. Nếu bạn muốn đạt được 98% điện trường mà không can thiệp lẫn nhau, bạn có thể sử dụng quy tắc 10W.

Khi lớp tín hiệu đồng hồ thay đổi và mặt phẳng tham chiếu ngược cũng thay đổi, các lỗ nối đất thường được đặt bên cạnh các lỗ thay đổi lớp đồng hồ.

7. Khoảng cách giữa dây đồng hồ và giao diện I/O và tay cầm>=1000mil.

8, Độ dài bằng nhau của đường đồng hồ và các lớp mặt phẳng liền kề<=1000mil.

9. Cấu trúc đồng hồ đa tải nên có hình ngôi sao bất cứ khi nào có thể. Trong thực tế, phương pháp iso-fork thường được sử dụng khi đi bộ đến trung tâm của một điểm đa tải.

10. Trong cáp SDRAM, sự khác biệt về chiều dài giữa SDCLK và DATA<=800mil.

11. Tốc độ truyền điển hình là 180ps/inch cho dây ruy băng (dây lớp giữa) và 140ps/inch cho dây microband (dây bề mặt).

Yêu cầu dây giao diện:

1. Quy tắc đường phân phối khác biệt: song song isometric, homology, isolength.

2. Chiều dài mạng giữa máy biến áp giao diện và đầu nối giao diện nhỏ hơn 1000mil.

3. Thêm các biện pháp cầu nối vào các đường đặt lại trải dài trên các phần.

4. Hệ thống dây điện của mạch giao diện phải tuân theo nguyên tắc bảo vệ trước và lọc sau.

5. Máy biến áp giao diện, khớp nối quang học và các yếu tố cách ly chính và thứ cấp khác được cách ly với nhau. Không có đường dẫn khớp nối như mặt phẳng liền kề và chiều rộng cách ly của mặt phẳng tham chiếu tương ứng lớn hơn 100 triệu.

Tấm xếp chồng lên nhau:

1. Lớp liền kề của lớp phần tử là mặt phẳng nối đất, cung cấp lớp che chắn thiết bị và mặt phẳng tham chiếu cho lớp định tuyến lớp cố định.

2. Tất cả các lớp tín hiệu càng gần mặt đất càng tốt.

3. Cố gắng tránh 2 lớp tín hiệu liền kề trực tiếp.

4. Nguồn điện chính càng gần nó càng tốt.

5. Xem xét tính đối xứng của cấu trúc nhiều lớp.

Các biện pháp phòng ngừa dây khác:

1. Môi trường EMC giữa lớp điện và lớp hình thành kém, vì vậy nên tránh đặt tín hiệu nhạy cảm với nhiễu.

2. Đường tín hiệu không được có góc vuông.

Câu hỏi về kỹ năng thiết kế PCB

1. Trong thử nghiệm EMC, người ta phát hiện ra rằng sự vượt quá hài hòa của tín hiệu đồng hồ là rất nghiêm trọng, nhưng tụ điện tách rời được kết nối với chân nguồn. Trong thiết kế PCB, những khía cạnh nào cần chú ý để ức chế bức xạ điện từ?

Ba yếu tố của khả năng tương thích điện từ là nguồn bức xạ, con đường lây lan và nạn nhân. Đường truyền được chia thành truyền bức xạ không gian và dẫn cáp. Vì vậy, để ức chế sóng hài, trước hết phải xem cách sóng hài lan truyền. Việc tách nguồn điện là để giải quyết vấn đề truyền tải của chế độ dẫn. Ngoài ra, cần có sự phù hợp và che chắn cần thiết.

2. Đối với một bộ bus (địa chỉ, dữ liệu, lệnh) để điều khiển nhiều thiết bị (tối đa 4, 5) (FLASH, SDRAM, các thiết bị ngoại vi khác...), phương pháp nào được sử dụng khi định tuyến PCB?

Ảnh hưởng của topo cáp đối với tính toàn vẹn của tín hiệu chủ yếu được phản ánh trong thời gian tín hiệu đến không nhất quán trên mỗi nút, và tín hiệu phản xạ cũng đến một nút nhất định cùng một lúc, dẫn đến chất lượng tín hiệu xấu đi. Nói chung, trong cấu trúc liên kết sao, một số đường ngắn có cùng chiều dài có thể được điều khiển để truyền tín hiệu và độ trễ phản xạ phù hợp để có chất lượng tín hiệu tốt hơn.

Trước khi sử dụng cấu trúc liên kết, bạn cần xem xét tình hình của các nút liên kết tín hiệu, cách thức hoạt động thực tế và độ khó của việc định tuyến. Ảnh hưởng của các bộ đệm khác nhau đối với phản xạ tín hiệu không nhất quán, do đó cấu trúc liên kết sao không thể giải quyết độ trễ của bus địa chỉ dữ liệu kết nối với flash và sdram, do đó không đảm bảo chất lượng của tín hiệu; Mặt khác, tín hiệu tốc độ cao thường được sử dụng để giao tiếp giữa dsp và sdram, tốc độ tải flash không cao, vì vậy trong mô phỏng tốc độ cao, chỉ cần đảm bảo dạng sóng tại các nút nơi tín hiệu tốc độ cao thực sự hoạt động hiệu quả, thay vì tập trung vào dạng sóng tại flash; Các topo hình sao được so sánh với các topo như daisy chain. Nói cách khác, việc định tuyến là khó khăn hơn, đặc biệt là khi một số lượng lớn các tín hiệu địa chỉ dữ liệu sử dụng cấu trúc liên kết sao.

3. Trong thiết kế PCB, dây đất thường được chia thành nơi bảo vệ và nơi tín hiệu; Nguồn điện được chia thành mặt đất kỹ thuật số và mặt đất tương tự. Tại sao phải tách dây nối đất?

Mục đích của việc phân chia mặt đất chủ yếu là để xem xét EMC, lo ngại rằng tiếng ồn trên phần kỹ thuật số của nguồn điện và mặt đất có thể can thiệp vào các tín hiệu khác, đặc biệt là tín hiệu tương tự thông qua đường dẫn. Sự phân chia giữa tín hiệu và bảo vệ mặt đất là do việc xem xét xả tĩnh điện ESD trong EMC tương tự như vai trò của việc nối đất sét trong cuộc sống của chúng ta. Cho dù bạn phân chia nó như thế nào, cuối cùng chỉ có một mảnh đất. Chỉ là phương pháp phát ra tiếng ồn khác nhau mà thôi.

4. Khi làm đồng hồ, bạn có cần thêm lá chắn dây mặt đất ở cả hai bên không?

Việc thêm dây mặt đất được che chắn hay không phụ thuộc vào tình huống nhiễu xuyên âm/EMI trên bảng và có thể làm cho tình hình tồi tệ hơn nếu dây mặt đất được che chắn không được xử lý tốt.

5. Làm thế nào để thiết lập số lớp của bảng 4 lớp với powerPCB?

Bạn có thể đặt định nghĩa lớp làm

1: Không có máy bay+các thành phần (tuyến đường hàng đầu)

2: Cam phẳng hoặc tách/trộn (GND)

3: Cam phẳng hoặc tách/trộn (điện)

4: Không có mặt phẳng+các bộ phận (nếu các bộ phận một mặt có thể được định nghĩa là không có mặt phẳng+tuyến đường)

Nguyên tắc thiết kế SDRAM và quy tắc bố trí

So sánh với các mạch giao diện SDRAM truyền thống. Các hạn chế thiết kế của mạch SDARM đã đăng ký đối với các thông số điện của mạch là tương đối lỏng lẻo, thiết kế về cơ bản không cần phải xem xét khả năng điều khiển của chip điều khiển chính; Nhưng vì SDRAM đăng ký cũng là một mạch giao diện tốc độ cao hơn, thiết kế mạch của nó cũng nên tuân theo các quy tắc nhất định để đảm bảo độ tin cậy và ổn định của thiết kế mạch.

(1) Nguyên tắc thiết kế

1. Tụ điều chỉnh pha được thiết kế ở đầu vào đồng hồ của mỗi chip, giá trị tụ có thể được đặt thành 10pF, có thể được điều chỉnh theo dữ liệu đo.

2. Trên các chân dữ liệu của mỗi chip SDRAM, các điện trở phù hợp trong loạt được thiết kế riêng biệt. Giá trị kháng phù hợp có thể được đặt thành l0.

3. Đồng hồ khóa cho mỗi chip khóa sử dụng đồng hồ đầu ra khác nhau của mạch mở rộng đồng hồ.

4. Đồng hồ đầu vào cho mỗi chip SDRAM sử dụng đồng hồ đầu ra khác nhau cho mạch mở rộng đồng hồ.

5. Pin đầu ra đồng hồ của chip mở rộng đồng hồ được thiết kế để kết nối với điện trở phù hợp trong loạt. Giá trị kháng phù hợp có thể được đặt thành l0.

6. Đầu ra của chip khóa được thiết kế để kết nối trong loạt với điện trở phù hợp. Giá trị điện trở phù hợp có thể được đặt thành Đảo lO.

(2) Quy tắc dây điện

1. Đường dữ liệu SDRAM: MPC824l đến cùng một chip SDRAM để định tuyến tín hiệu dữ liệu cần được điều khiển bằng nhau và lỗi chiều dài được kiểm soát trong vòng ± 5%.

2. SDRAM Address/Control Line: Khóa chip vào cùng một SDRAM

Định tuyến tín hiệu điều khiển/địa chỉ của chip cần được điều khiển với độ dài bằng nhau và lỗi độ dài được kiểm soát trong vòng ± 5%.

3. Từ đầu ra mạch mở rộng đồng hồ đến đồng hồ khóa hai chiều của chip khóa, hệ thống dây của nó cần được điều khiển bằng chiều dài và lỗi chiều dài được kiểm soát trong vòng ± l.27mm.

4. Đồng hồ 4 kênh đầu ra của mạch mở rộng đồng hồ đến chip SDRAM yêu cầu điều khiển bằng nhau, lỗi chiều dài được kiểm soát trong vòng ± l.27mm.

5. Chiều dài của tín hiệu địa chỉ/điều khiển từ chip khóa đến chip SDRAM về cơ bản giống như chiều dài từ mạch mở rộng đồng hồ đến quỹ đạo đồng hồ chip SDRAM tương ứng, lỗi chiều dài được kiểm soát trong vòng ± 5%.

6. Mạch mở rộng đồng hồ phản hồi Chiều dài của quỹ đạo đồng hồ về cơ bản giống như chiều dài quỹ đạo trung bình của mạch mở rộng đồng hồ đến chip SDRAM, lỗi chiều dài được kiểm soát trong vòng ± 10%.

7. Chiều dài của đường dữ liệu, đường địa chỉ, đường điều khiển và đường đồng hồ giữa MPC824l và chip SDRAM về cơ bản là giống nhau, lỗi chiều dài được kiểm soát trong vòng ± 10%.

(3) Quy tắc bố trí

1. Tất cả các tụ điều chỉnh pha được đặt gần đầu nhận.

2. Tất cả các điện trở khớp nối tiếp đồng hồ được đặt gần máy phát.

Điện trở khớp nối tiếp của chân dữ liệu của chip SDRAM gần với chip SDRAM.

4. Điện trở khớp nối tiếp của thiết bị đầu ra của chip khóa được đặt gần thiết bị đầu ra.

(4) Các quy tắc thiết kế khác

1. Mỗi dây phải được kiểm soát bởi trở kháng, tức là dây đơn được kiểm soát bởi trở kháng đảo 50.

2. Pin nguồn của chip phải được trang bị tụ điện tách rời, giá trị tụ điện có thể là 0,1 ° F. Về nguyên tắc, mỗi chân nguồn phải được thiết kế với tụ điện tách rời và càng gần chân nguồn càng tốt.

3. Địa tầng hoàn chỉnh và tầng động lực, ít nhất phải bảo đảm một tầng hoàn chỉnh.

4. Tín hiệu đồng hồ đi vào lớp bên trong càng nhiều càng tốt để giảm EMI.

(5) Thiết kế PCB gỡ lỗi

Các mạch phần cứng được thiết kế theo các quy tắc trên thường chỉ cần điều chỉnh giá trị tụ điều chỉnh pha một chút để hoạt động ổn định ở đồng hồ SDRAM 100MHz. Phạm vi của giá trị điện dung điều chỉnh pha thường là 5~15pF. Nếu biên của các thông số thời gian là đủ, tụ điện điều chỉnh pha có thể không được hàn

Trên đây là giới thiệu về kinh nghiệm bố trí phần cứng, Ipcb cũng cung cấp các nhà sản xuất PCB và công nghệ sản xuất PCB