Технология PCB - PCB монолитная система (SOC) проектирования и обработки

с развитием технологии сверхкрупных интегральных схем, chip scales are getting larger and larger, и миллионы фазовращательная фазовращающая can be integrated on a chip. разработка различных совместимых технологий может быть интегрирована в один и тот же кристалл с очень разными типами оборудования. It opens up a broad technological approach for system integration. Really called system-level chip integration, not only puts several digital logic circuits with complex functions on the same chip to make a complete single-chip digital system, но также включает другие виды электронных функциональных устройств на чипе. , Such as analog devices and dedicated memory, Некоторые приложения могут быть расширены, including radio frequency devices and evenэлектромеханическая система. как правило, системные чипы должны включать как минимум цифровые системы и аналоговое электронное оборудование на одном чипе..

A dedicated system is required. поэтому, the development of SOC design will play a pivotal role in the future integrated circuit design industry. В соответствии с особенностями системного кристалла обсуждается техника проектирования и обработки монолитных систем. Because the single-chip system-level chip design has greater advantages compared with multi-chip systems in terms of speed, расход электроэнергии, and cost. Кроме того, the specificity of the electronic system has different applications.

1. особенности бортовой системы

Он имеет следующие характеристики: системные чипы представляют собой отдельные чипы, обеспечивающие интеграцию всей электронной системы.

1. Large scale and complex structure.

структура схемы включает также аналоговые и радиочастотные схемы MPUSRA MDRA MEPROM, ADCDA C и т.д. для сокращения времени выхода на рынок были разработаны миллионы шлюзов или даже сотни миллионов компонентов. Исходные требования к проектированию выше, чем обычные ASIC, и не зависят от базовых логических и схемных модулей в качестве базовых, а используют более крупные компоненты или модули, называемые IP - правами интеллектуальной собственности. в процессе проверки следует применять смешанный метод проверки сигналов, сочетающий цифровые и аналоговые схемы. для эффективного тестирования каждого модуля, в частности IP, необходимо разработать поддающийся проверке дизайн.

2. высокая скорость и плотная хронология.

Это создает много проблем для проектирования, например, частота часов в системе достигает нескольких сотен мегабайт, а также сложные временные отношения внутри модуля и между модулем. Such as timing verification, низкозатратное проектирование и целостность сигнала, electromagnetic interference, помеха сигнала.

В случае глубоких субмикрон, по сравнению с сеточными задержками, задержки с сопровождением приобретают важное значение, тогда как технология глубоководных субмикрометров используется главным образом для системных чипов. и стал главным фактором. Кроме того, сложное соотношение временных рядов кристаллов системного уровня повышает трудность согласования последовательности схем. очень небольшие линии в процессе глубокого субмикрона усиливают связь между линией и слоем сигнала в отношении линейных моментов и расстояний слоев. Помимо высоких частот работы системы, электромагнитные помехи и помехи сигналов также усугубляются, что затрудняет проверку конструкции.

технология проектирования SOC

1 Design reuse

с нуля невозможно спроектировать систему с миллионами дверей. построить проект на более высоком уровне. необходимо использовать больше IP - технологий мультиплексирования. Только таким образом можно быстро завершить проектирование, обеспечить успех проекта, получить недорогие SOC для удовлетворения рыночного спроса.

для будущего проектирования и использования. керн обычно делится на три типа. проектирование, основанное на ядре (core), состоит из ядра различных проверенных модульных схем макромодулей. один из них, известный как твердое ядро, связан с определенным процессом. физическая компоновка системы была проверена с помощью фототестов. Новый дизайн может быть непосредственно назван конкретным функциональным модулем. второй - это мягкое ядро, написанное на языке описания аппаратных средств или на языке C для функционального моделирования. Третий - это прочное ядро (firmcore soft core), которое было разработано на основе полного мягкого ядра и имеет планировку. В настоящее время метод повторного использования в значительной степени зависит от solid core, который сочетает описание уровня RTL с конкретными стандартными ячейками библиотеки для логической и комплексной оптимизации, формируя схему дверной сети, которая в конечном счете формируется с помощью layout tool для формирования необходимой жёсткости конструкции. такой гибкий метод синтеза RTL обеспечивает определенную гибкость в проектировании, которая может быть увязана с конкретными приложениями, надлежащим образом модифицирована и проверена для удовлетворения конкретных потребностей в области применения. Кроме того, по мере развития технологии новые библиотеки могут быть использованы для реконфигурации, оптимизации, размещения и монтажа проводов, а также для повторной сертификации в целях получения твердого ядра в новых технологических условиях. Этот метод используется для реализации дизайна и традиционного модульного дизайна. эффективность может быть повышена в 2 - 3 раза. Таким образом, переделка до 0,35 um технологии была в основном осуществлена с помощью этого RTL.

глубинный субмикрон (DSM делает систему на полупроводниковых пластинах более крупной и сложной. с развитием технологии этот комплексный подход столкнется с новыми проблемами. поскольку по мере развития технологии до 0. 18um или более малых размеров не требуется точно обрабатывать задержки на воротах, которые могут быть связаны между собой. за исключением нескольких сотен мегабайтовых часовых частот, временной порядок между сигналами с учетом жестких требований, предъявляемых к комплексному подходу "мягкой RTL", сложно использовать комплексный подход "мягкой RTL" для целей проектирования и повторного использования. система на пластинах, основанная на основном проектировании, будет спроектирована для перехода от проектирования схем к проектированию систем. основное внимание при проектировании будет уделяться синтезу современной логики, компоновке и монтажу дверей, моделированию постимитации системного уровня, моделированию программного обеспечения и аппаратных средств, а также сочетанию нескольких основных физических проектов. вынуждает проектировочную отрасль к поляризации, а именно к переключению систем, использующих IP для проектирования высокопроизводительных и сложных систем. Во - вторых, дизайн ядра под DSM, ввод в дизайн физического слоя, чтобы сделать ядро DSM более эффективным и надежным. экзамен в Метрополисе.

низкозатратное проектирование

будут потребляться десятки ватт и даже сотни ватт электроэнергии. Huge power consumption brings problems in terms of packaging and reliability. Благодаря интеграции более 1 млн. дверей, система на пластине работает на сотни мегабайт тактовых частот. поэтому, the design of reducing power consumption is an inevitable requirement of system-level chip design. в проекте, we should start to reduce the power consumption of the chip from many aspects.

снижение рабочего напряжения является одной из сторон проектирования системы. Но низкое рабочее напряжение влияет на производительность системы. более зрелый метод - использовать режим холостого хода (режим холостого хода и режим с низким энергопотреблением). при отсутствии задач, система находится в режиме ожидания или низкое напряжение, низкие тактовые частоты и низкое энергопотребление. использование программируемого источника энергии для получения высокой производительности и низкой мощности. эффективный способ потребления энергии.

Поскольку структура комплементарной схемы имеет по одному транзистору PNOS на каждом входе сетки, в конфигурации схемы используется как можно меньше традиционных дополнительных схем. образовалась большая емкостная нагрузка. при работе схемы CMOS потери мощности зарядного разрядного переключателя нагрузки составляют более 70% общего энергопотребления. Таким образом, для сборки схем с емкостью при низкой нагрузке выберите в основном конфигурацию схемы на глубине субмикрон. состояние, такое, как коммутационная логика, логика домино и логика NP, позволяет оптимизировать скорость и энергопотребление.

система с частотой в сотни мегабайт не может работать на любой частоте, рассчитанной на несколько сотен мегабайт, с использованием логики с низким энергопотреблением. для тех частей цепи, где скорость не высока или приводная мощность невелика, можно использовать маломощный вентиль для снижения энергозатрат системы. Таким образом, в логическом синтезе добавлены малое энергопотребление и оптимизация дизайна, при условии удовлетворения скорости работы цепи, старайтесь использовать малое энергопотребление элементарных схем.

почти во всех выходных схемах МОС используются взаимодополняющие P - и NMOS - трубки, а также технологии проектирования низкозатратных схем. в процессе переключения два устройства одновременно открываются, что приводит к значительным расходам энергии. системный чип имеет много ветвей, частота цепи высокая. Это явление усугубляется. Поэтому при проектировании схем следует избегать этой проблемы. Кажется, это могло бы уменьшить энергопотребление.

2. Testability design technology

ядро глубоко погребено в чипе. Системные чипы интегрированы в основную и пользовательскую логику (UDL). ядро не может быть предварительно проверено. Это может быть сделано только после того, как системный чип будет изготовлен как часть системного кристалла. одновременно проверяются чипы и чипы. Таким образом, тестирование кристаллов на системном уровне сопряжено с трудностями. Во - первых, ядро - это выбор других людей. основной конструктор может не иметь хорошего понимания ядра, а также знаний и навыков для тестирования ядра. глубина ядра, захороненного в кристалле, не может быть проверена путем тестирования отдельных независимых ядров. основные и периферийные ресурсы тестирования могут быть подключены только за счет доступа к одному из модулей цепи. обычно используются следующие методы:

соединение I/O end of the core directly to the lead-out end of the chip, технологии параллельного прямого доступа. Or the core I/О - зажим и вывод кристалла. This method is often used for chips with fewer cores clamped into the chip or chips with abundant terminals available. преимущество параллельного прямого доступа заключается в том, что он может непосредственно использовать независимый основной метод тестирования для испытания фиксированного ядра на кристалле.

Этот метод позволяет установить цепочку сканирования вокруг ядра, 2 последовательных сканирования ссылок для ввода. ядро может быть подсоединено к периферии. сканируя цепочку, тестовый режим может быть передан в тестовую точку, результаты тестового ответа также могут быть переданы. метод сканирования границ - это особый метод доступа. преимущество последовательного сканирования - сохранить порт вывода. 3. тестовая организация функции доступа, которая позволяет получить доступ к логическому модулю вокруг ядра, чтобы создать или распространить тестовый режим. одна из них - самопроверка чипа. Доступ к файлам тестовых ресурсов используется для тестирования конкретных ядров. самоконтроль снижает сложность периферийных модулей доступа и требует простого испытательного интерфейса. Этот метод может быть использован для большинства испытаний памяти, при этом логика самоизмерения и ядро памяти сконструированы вместе.

Убедись, что каждое ядро в порядке. тест на пересечение ядра также должен проходить через логические схемы вокруг. полный системный тест на кристалл должен включать внутренние испытания ядра. и логические схемы, определённые пользователем для тестирования. при проектировании чипа задача испытаний заключается в том, чтобы соединить испытательное оборудование и измеренную системную схему в единый механизм через испытательную схему DFT. путь к каждому основному контакту может быть подключен через мультиплексор к главному терминалу чипа I / O, проверяется путь доступа к шине чипа, или требуется контроль и наблюдение для того, чтобы проверить точку подключения к цепи сканирования. формирование единого целого, управляемого испытательным устройством.

4. физический синтез SOC

задержка зависит от физической конфигурации. Таким образом, традиционный метод проектирования сверху вниз знает только задержку после завершения физической компоновки. если в это время обнаруживается погрешность во времени, то главным фактором задержки является задержка в соединении, вызванная временем на глубине микрон. необходимо вернуться к начальному этапу, изменить дизайн интерфейса или изменить его, что может потребовать многократного выполнения повторяющихся конструкций - от компоновки и монтажа до рекомбинации. по мере уменьшения характерных размеров влияние межсоединений возрастает. традиционный метод логической интеграции и автономной расстановки проводов уже не отвечает требованиям проектирования. логическая интеграция и компоновка должны быть более тесно связаны друг с другом, а применение комплексных физических методов позволяет Конструкторам одновременно учитывать функциональные проблемы высшего уровня, структурные проблемы и проблемы нижнего эшелона. процесс физического синтеза состоит из трех этапов: первичное планирование, планирование RTL и планирование дверей. на этапе первоначального планирования сначала будет завершена первоначальная компоновка, модуль RTL будет размещен на чипе, а затем будет завершена компоновка и планирование линий электропитания. в зависимости от хронологического анализа цепи и анализа плотности монтажа конструкторы могут перестроить модули схемы. монтаж между модулями осуществляется путём прокладки верхнего слоя. и извлекает паразитные параметры, формируя точную схемную модель сети, определяет временную последовательность каждого модуля RTL, образуя комплексные ограничения.

затем перейдите к быстрой компоновке, чтобы более точно описать модуль RTL. В соответствии с этим описанием конфигурация верхних проводов и расположение пяток были уточнены. Наконец, были разработаны модели загрузки сети и точные комплексные условия для каждого модуля RTL. этап планирования RTL предназначен для более точной оценки площади и времени модуля RTL. Судя по оценкам RTL, он быстро выживет в виде таблицы портальной сети. завершить таблицу портальной сети, планирование уровня двери является автономным и полностью оптимизировать каждый модуль уровня RTL. Наконец, место и маршрут. для каждого модуля RTL и всего чипа сложить дерево часов. Он также проводит анализ времени и плотности пути, и в случае выявления проблем могут быть внесены частичные изменения. Поскольку физический синтез тесно связан с передней логической комбинацией и логическая интеграция осуществляется на основе макета и проводки, то модель задерживается точно, а дизайн повторяется реже.

5. методы проверки проектирования

The larger the circuit scale, Чем сложнее система, the longer the verification time will be. сейчас, there are CAD tools suitable for different design fields and design objects on the market. Однако, if these tools are used to verify the system-level chip design, Она должна быть соединена. Design verification is a very important part of the design work. и интеграция в одну среду.

Большинство инструментов моделирования были разработаны на основе SPICE, и для моделирования схем требуется моделирование транзисторов. из - за необходимости решения уравнений схем, чем сложнее схема, тем длиннее имитация. числовое вычисление с использованием параллельной структуры, моделирование с помощью модели, может значительно повысить скорость моделирования, может имитировать десятки тысяч деталей и даже ядро. Тем не менее, по - прежнему трудно использовать миллионы дверей для моделирования всего сока. С другой стороны, микро - глубинная сеть с линиями кристаллов задерживается более чем на двери и работает на частотах сотни мегабайт. Необходим также анализ помех и целостности сигнала. Его можно определить путем моделирования транзисторных уровней. для моделирования цифровых сигналов требуется только логическая модель, быстрая скорость имитации и большой размер. с этой точки зрения, после физического проектирования извлекать параметры транзистора и проводки каждого модуля и сначала проводить проверку уровня модуля. на этой основе для решения проблем проверки, связанных с проектированием SOC, использовались имитаторы, поддерживающие различные модели.

почти все микропроцессоры и специальные программы и аппаратные средства используются. аппаратные средства и программное обеспечение тесно связаны между собой, но до создания системы они были на системном чипе. взаимодействие между программным обеспечением и аппаратными средствами, как правило, трудно точно обнаружить некоторые проектные ошибки, которые не являются очевидными. для решения этой проблемы необходимо использовать технологии совместной проверки с использованием программного и аппаратного обеспечения.

3. Silicon processing technology is a key factor for the success of monolithic system design

It is also necessary to decide what processing technology to use. The CMOS digital logic processing capabilities of various ASIC изготовитель Ничего особенного. When designing a system-level chip, Помимо выбора инструментов проектирования, cell libraries and cores. но для монолитной системы, Lei said, Необходимо добавлять другие специальные модули по мере необходимости, which requires additional mask process steps. например, SRA M needs to add two masks, мгновенное хранение, it needs to add 5 masks, аналоговая схема, it needs to add at least 2-3 masks for metal-metal capacitors, производство поликристаллических поликристаллических конденсаторов и резисторов поликристаллического кремния. There is a big difference for these different изготовитель. конструктор должен соблюдать специальные модульные требования и требования к ядру IP, чтобы выбрать подходящего производителя обработки, позволяет технологии удовлетворять требованиям основных показателей и специальных модулей. If you plan to make a mixed-signal monolithic system, Вы должны выбрать производителя для решения проблемы разделения возможностей обработки аналоговых модулей и цифровых модулей/analog enough to meet the monolithic system design requirements.