Технология PCB - анализ временных рядов в проектировании высокоскоростной PCB и имитация стратегии

область сетевой связи, in ATM switches, основной маршрутизатор, Gigabit Ethernet and various gateway devices, продолжает увеличиваться скорость данных и часов, and the operating frequency of the corresponding processor is also getting higher and higher; data, голос, and image transmission The speed is far higher than 500Mbps, подтип сотен и даже гигабайт становится все более распространенным. повышение скорости цифровой системы означает, что сигнал поднимается и опускается как можно быстрее, and a series of high-speed design problems caused by the increase in the frequency and edge rate of the digital signal have become more and more prominent. когда задержка соединения сигналов превышает 20% времени опрокидывания краевых сигналов, сигнальная линия на платы будет показывать эффект линии передачи, этот проект стал быстродействующим проектом.. появление высокоскоростных проблем создает дополнительные проблемы для проектирования оборудования. с логической точки зрения, есть много проектов. Если неправильное обращение в эксплуатациипечатная плата design, the entire design will fail. Эта ситуация все больше требует высокоскоростных сетей. область связи стала более заметной. Специалисты прогнозируют, что в области техники проектирование схемы costs in the future, затраты на логическое функциональное проектирование значительно снизятся, расходы, связанные с скоростным проектированием, составят 80% или более от общей стоимости. Проблема высокой скорости стала одним из важных факторов успешного проектирования системы.

гипермодуляция сигналов, вызываемая скоростными проблемами, недостаточная модуляция, отражение, вызов, помехи и т.д. уменьшение запаса системной последовательности заставляет обратить внимание на явления, влияющие на последовательность и качество цифровой формы колебаний. Любое невежество и упрощение могут иметь серьезные последствия для системы, когда увеличение скорости приводит к резкому сокращению времени, независимо от того, насколько глубоко заранее понимают принципы системы. при проектировании на больших скоростях влияние проблем времени становится еще более важным. в данной статье будут рассмотрены, в частности, высокоскоростное проектирование, анализ временных рядов и имитация стратегии.

1 обычный синхронный хронологический анализ и имитация

в высокоскоростных цифровых схемах передача данных обычно контролируется часами для упорядоченной передачи и получения сигналов данных. чипы могут посылать и получать данные только в установленное время. слишком большая задержка сигнала или неправильное согласование сигнала может привести к нарушению времени сигнала и функциональной путанице. в системе с низкой скоростью такие явления, как задержка межсоединений и звонки, могут игнорироваться, поскольку в таких системах с низкой скоростью сигнал имеет достаточно времени для стабилизации. Тем не менее, в высокоскоростной системе, увеличивая скорость края, увеличивая скорость часов в системе, сокращается время передачи сигнала между устройством и время подготовки к синхронизации, эквивалентная емкость и индуктивность линии передачи также могут привести к задержке и искажению цифрового преобразования сигнала. в сочетании с такими факторами, как задержка сигнала, рассогласование и другие факторы, влияют на настройки Чипа и его продолжительность, что приводит к тому, что чип не может правильно отправлять и получать данные, система не может работать нормально.

Вышеуказанные процессы показывают, что данные о прибытии приемника будут отбираться по мере подъема следующего тактового цикла. в зависимости от этого можно получить два необходимых условия для передачи данных: данные, вводимые приемником, обычно имеют необходимое время для установки Tsetup. Это означает, что данные должны быть действительны до минимального значения времени в часах. сигнал данных должен доходить до входного конца до часового сигнала, чтобы получить время установки для удовлетворения неравенства; "для успешного запирания данных в устройство, сигнал данных должен храниться на входе принимающего кристалла достаточно долго и эффективно, чтобы обеспечить правильное хранение сигнала в виде выборки часов. это время называется временем ожидания. задержка CLKA должна быть меньше, чем время недействительности данных. нужно сохранять неравенство во времени.

1.1 анализ времени создания данных

Согласно первому условию, сигнал данных должен прибыть к приемному терминалу до часиков CLKA, чтобы правильно блокировать данные. в шине общественных часов функция первого тактильного цикла состоит в том, чтобы сохранить данные на выходе привода, а второй тактовый цикл - в том, чтобы блокировать данные внутри приемника, что означает, что время поступления сигнала данных на вход приемника должно быть достаточно заблаговременно, чем время ввода часового сигнала CLKA. для того чтобы выполнить это условие, необходимо установить задержку с прибытием часов и сигналов данных в приемник и обеспечить соблюдение сроков установки приемника. любое время, превышающее необходимое время, задаёт время, оставшееся до таймера Tmargin. На диаграмме 1 в графике временных рядов все линии стрелок указывают на задержку внутри чипа или на линии передачи данных и тактовых сигналов. следующая строка стрелок указывает общее замедление с края первого реального времени до ввода данных в приёмник, верхняя стрелка указывает на общую задержку получения часов CLKA. общее замедление с края первого таймера до ввода данных в приёмник:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA

общее замедление следующего цикла получения часов CLKA:

TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

для того чтобы установить время для получения данных, необходимо:

TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

при развертывании и рассмотрении таких факторов, как колебания часов, Tjitter и т.д., мы получаем:

T цикл + (TCO, u CLKA, u MIN - TCO, u CLKB, u MAX) + (Tflt, u CLKKA, u MIN - Tflt, u CLKB, u MAX) + (TCO) данные TCO / AUU (MAX - TFLT) данные MAX - TFLUU (U) расчеты по иску (U MAX - Tjitter - Tsetup - Tmargin > 0 (1)

TCYCLE (1) представляет собой тактовый период времени; Первая скобка представляет собой максимальное отклонение фазы между выводом часов CLKA и CLKB, которое в Руководстве называется выводом отклонений; во второй скобках это результат двух тактовых операций CLKA и CLKB, соответственно, до приемника и привода с максимальной задержкой.

в формуле (1) данные TCO Blu означают интервал времени, при котором при определенных тестовых нагрузках и испытаниях данные появляются в порту вывода и достигают порогового значения испытательного напряжения Vmeas (или VREF). Размер данных TCO демон связан с внутренней логической задержкой чипа. время, характеристики буфера вывода и условия нагрузки на выходе непосредственно связаны, и TCO можно найти в таблице данных на кристалле.

В соответствии с формулой (1) на самом деле есть только две корректируемые части: Tflt · u CLKB · u MIN - Tflt · u CLKB · u MAX · и Tflt · u DATA · u DATA · u DATA · u SETTTLE · u DETLE · u DELAY MAX · для удовлетворения установленных сроков, Tflt · TLAY · TLAY · u MAX должно быть как можно больше, а TLAY должен быть как можно меньше. по существу, запрос на получение часов запоздал, данные пришли раньше.

1.2 Timing analysis of data retention time

для успешного блокировки данных внутри устройства, сигнал данных должен храниться на входе принимающего кристалла достаточно долго и эффективно, чтобы обеспечить правильное запирание сигнала по образцу часов. это время называется временем ожидания. в шине общественных часов буфер принимающего конца использует второй часовой край для блокировки данных, в то же время приводной конец сохраняет следующие данные в конце передачи. Таким образом, для того чтобы соблюсти время ожидания принимающего конца, необходимо обеспечить, чтобы до прибытия следующего сигнала данных эффективные данные были заблокированы в триггерах принимающего конца. для получения тактовых сигналов CLKA требуется меньше задержек, чем для получения данных.

задержка данных:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

если вы хотите выполнить требования по времени хранения данных, вы должны иметь:

TDATA u DELAY u MIN - TLKA Thau DELAY Max - Thold - Tmargin

расширение, Организация и учет таких факторов, как тряска часов Tjitter, могут иметь следующие связи:

(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>02

в формуле (2) Первая скобка по - прежнему представляет собой наибольшую фазовую разницу между чипом часов и буфером вывода часов; Вторая скобка по - прежнему понимается как две сменные секции (CLKA и CLKB) приемника и привода, соответственно, часовых чипов reach, для того чтобы обеспечить время хранения данных, а именно: Tflt, u CLKB, u MIN - Tflt (u CLKA) и MAX и Tflt (Tflt) falu data (u SWITCH) u DELAY (u MIN), Tflt u CLKB u MIN, Tflt u DATA, u SWITCH, u DELAY, u MIN должны быть как можно более крупными, Tflt Die u CLKA u MAX должны быть как можно более маленькими. Иными словами, если вы хотите встретиться со временем ожидания, вы должны позволить получить часы раньше, данные должны быть неверными позже.

для правильного получения данных необходимо учитывать время создания и хранения данных, т.е. Анализ этих двух различий показывает, что есть только три способа корректировки: задержка с доставкой часов, задержка с получением часов и задержка с получением данных. вариант корректировки может быть реализован следующим образом: во - первых, предполагается, что задержка с передачей часов будет строго равносильна задержке с получением часов, т.е. Tflt, u CLKKA, u MIN - Tflt, u CLKB, u MAX = 0 и Tflt - u CLKB, u MIN - Tflt, u CLKA, u MAX = 0 (допущение о о том, что отклонение во времени, вызванное этими двумя уравнениями, будет рассмотрено позднее), а затем с помощью имитации получения данных с задержкой. если задержка с данными не устранена, верните оба уравнения для корректировки задержки с отправкой или приемом часов. Ниже приводятся примеры синхронной передачи данных и их получения в широкополосном интернет - коммутаторе GLINK шине общего пользования GLINK: во - первых, предположим, что задержка с отправкой часов будет точно равна задержке получения часов, а затем определить диапазон задержки с данными и заменить аргументы 1) и 2 соответственно:

1.5 - Tflt u данные · расчет · Декстер

0.5 + Tflt! данные · тю · коммутатор · тю · тю · наименьшее значение · tmargin >

под влиянием неравенства, сочетать действительность схемапечатная плата, determine Tflt_DATA_SETTLE_DELAY_MAX<1.1;tflt_data_switch_delay_min>-0.1, and the remaining 0.4 НС припуск делится на два часового интервала и Tmargin. экстракция топологии в SPECTRAQUEST и моделирование полноты сигналов для определения длины и топологии линий по каждому отрезку. Perform full scan simulation on this structure (a total of 12 combinations), а также получить шедевр тфлт - ду - дата - сёттл - ду - деллэй - У - Макс = 1.0825 Tflt delu DATA su switch u delay u MIN = -.2008 год, соответствовать определённому 1.1 and

- индекс диапазона 0.1. Таким образом, можно получить правило связывания линий данных шины GLINK: задержка от совпадения сопротивлений к отправлению не должна превышать 0. 1ns;

- строка данных должна соответствовать 0.1нс, т.е. Каждая строка должна быть между 0565 НС и 0757 НС. используйте вышеуказанные ограничения, чтобы управлять проводами.

следующий: рассмотрим влияние жестких правил "Tflt, u CLKA, u MIN - Tflt, u CLKB, u MAX = 0 и Tflt, u CLKB, u MIN - Tflt, u CLKA, u MAX = 0". в среде CADENCE были проведены часы имитации, в результате чего: 124в: Tflt, u CLKA, u MIN - Tflt, u CLKB, u MA взаимозаменяемость X, 1242, Tflt, u CLKB, u MIN - Tflt, u CLKA, u max, 124в. можно заметить, что остаток для tmargin составляет 0. 2ns P = ">

Окончательный аналоговый результат: совпадение сопротивлений и запаздывание конца эмиттера не должны превышать 0,1нс; - линия данных соответствует 0,1 нс, т.е. каждая линия данных должна быть между 0656 НС и 0757 нс; отправить часы и получить их в соответствии с длиной 0. 02ns; - Tmargin = 0. 2ns. Используя вышеуказанные Топологические шаблоны и правила ограничения, можно импортировать SPECTRAQUEST или ALEGRO в диспетчер ограничений. после установки этих правил проектирования можно использовать автоматические кабели для установки автоматической проводки или ручной настройки линий, управляемых по правилам.

2 синхрохрохрохрохрохрохронные отношения и имитация

так называемая синхронизация источника означает, что приводной чип будет посылать тактовый сигнал CLK вместе с отправленными данными, в отличие от обычных синхронизирующих часов, которые используются отдельно от источника времени. В ходе синхронной передачи и получения данных из источника данные сначала передаются на приемный конец, а затем в короткие сроки выбираются часы для пробоотбора и запирания данных, которые затем передаются на приемный конец. схема показана на диаграмме 2. анализ синхрохрохрохроимпульса в источниках информации прост, чем синхронизация часов, и методы анализа очень схожи. Ниже приведена аналитическая формула:

Настройка: Tvb. U min + (Tflt, u clk, u min - Tflt, u data u settle, u delay, u max) - - Tsetup tmargin > 0

поддерживаю время: tva uu минимум + (Tflt, uu данные) коммутатор минимальное значение задержки

в том числе Tvb - время установки водителем, указывающее на то, что данные пилота действительны до истечения срока действия; Tva - время, в течение которого отправитель сохраняет данные пилота после того, как часы истекают; Другие параметры имеют то же значение, что и раньше. В настоящее время, например, интерфейс TBI, очень часто используемый в схемах связи, представляет собой процесс анализа и имитации синхронных временных рядов источников. интерфейс TBI включает в себя, в частности, передачу часов и 10 - битных данных, два - получение часов и 10 - битный прием данных. RBC0 и RBC1 - два приема. в гигаваттной сети частоту этих двух часов составляет 62,5 МГц, разница составляет 180°. Эти часы поднимаются по очереди, чтобы блокировать данные. В соответствии с временными параметрами таблицы данных вышеупомянутая формула может быть заменена:

* Все в порядке *

1.5 + + o Tflt o tflto to so dato conditionso

имитировать вышеуказанный метод анализа: предположим, что часы и линии сигналов данных пролетают строго одинаково, что часы и данные полностью совпадают, а затем анализируют их несогласованность. Вышеприведенная формула преобразована в 577

1.5-Tmargin > 0

1 - Tmargin > 0

Как видно, время установки и выдержки. моделирование, it is found that the data and the clock are exactly the same length (take 0.02ns matching as an example), ещё один ноль..3ns difference, То есть,

Tflt u clk su min - Tflt dlu data theu settle ` u delay u max < 0.3 < p = ">

Tflt tzlu данные · коммутатор · наименьшее значение задержки - Tflt uu часы · максимальное значение < 0.3 < p = "" >

получение Tmargin = 0. 5ns, часы и данные соответствуют 0. 2ns, т.е.

в реальной имитации, сначала были проанализированы и имитированы целостность тактовых часов и сигналов данных, благодаря надлежащему сочетанию с концами можно получить более приемлемую форму волны. рис. 3 представляет собой набор наборов аналоговых волнообразных сравнений между пассивными концами, с одной стороны, и активными концами, с другой стороны, в соответствии с линией часов, из которой видно, что сначала необходимо провести имитацию целостности сигнала.

In the common clock synchronization, передача и получение данных должны быть завершены в течение периода времени. одновременно, the delay of the device and the delay ofпечатная плата канал записи также ограничивает общую теоретическую рабочую частоту шины часов. поэтому, common clock synchronization is generally used for transmission rates lower than 200MHz to 300MHz. для передачи выше этой скорости, source synchronization technology should generally be introduced. техника синхронизации с источником данных работает в системе относительных часов, using data and clock parallel transmission, скорость передачи определяется главным образом разницей во времени между данными и часовыми сигналами, Таким образом, система сможет достичь более высокой скорости передачи. анализ целостности проходящего сигнала, широкополосный Ethernet - коммутатор, Автор значительно сократил проектный цикл продукции, эффективное решение проблемы целостности сигнала, Анализ и моделирование с помощью скоростного проектирования. вопрос, which fully guarantees the design quality and design speed, по - настоящему получилось PCB board. The main board and daughter card board have been debugged and successfully transferred to production.