Tecnología de PCB - Análisis de casos de verificación de integridad de la señal

En cuanto a la integridad de la señal, la mayoría de los ingenieros de diseño de placas de circuito hablarán y te dirán sin cesar lo complicado y peligroso que es diseñar placas de circuito de alta velocidad. te dirán que cuando el reloj del sistema supera los 50 mhz, la interconexión de señales en la placa introduce retrasos de señal en la ruta de tiempo, Y estos retrasos de señal limitarán el rendimiento del diseño a nivel de placa. También le describirán cómo los efectos de la línea de transmisión introducirán rápidamente graves problemas de integridad de la señal, como oscilaciones de la señal, sobrecorros y bajadas, y cómo estos problemas amenazarán la tolerancia al ruido del diseño y el principio de consistencia monótona del diseño. Además, la aparición de conversaciones cruzadas de señales y radiación electromagnética puede dañar gravemente el funcionamiento normal de la placa de circuito diseñada.

La misma pregunta puede obtener respuestas diferentes. Si estás en contacto con ingenieros que todavía trabajan en el diseño de placas de circuito de baja velocidad, generalmente solo se encogen de hombros para expresar su impotencia. En el diseño de placas de circuito de baja velocidad, la estrategia tradicional para responder pasivamente a los problemas potenciales de integridad de la señal es establecer restricciones de diseño adecuadas para el diseño. Cuando algunos canales de señal especiales tienen graves problemas de integridad de la señal, como comentarios de señal o interferencia electromagnética, los ingenieros de diseño generalmente siempre agregan estrictas restricciones físicas a una parte del diseño o incluso a todo el diseño en sí.

Incluso si esta solución todavía puede satisfacer las necesidades temporales, los ingenieros de diseño tienen que pagar un alto precio por ello. El diseño restrictivo suele aumentar el costo del producto final y limitar el rendimiento del producto. Por ejemplo, los ingenieros de diseño pueden verse obligados a aumentar la capa del tablero de señales porque no encuentran el lugar adecuado para lograr una cierta interconexión de señales. Sin embargo, hoy en día, cuando la competencia en el mercado es muy feroz, si se puede minimizar el costo y proporcionar un rendimiento único del producto a menudo significa el éxito o el fracaso del producto.

Recientemente, un ingeniero de diseño de un conocido proveedor de equipos de red utilizó el conjunto de herramientas de análisis de integridad de señales desarrollado por innoveda, xtk, para analizar señales en placas de circuito en productos de enrutadores que desarrollaron. Los resultados del análisis fueron impactantes. Aunque la placa de circuito funciona correctamente, las reglas de diseño muy estrictas hacen que la implementación del diseño de la placa de circuito requiera 24 capas de placa de circuito para evitar problemas de integridad de la señal. Los resultados del análisis muestran que el diseño tiene graves problemas de sobrerestricción. De hecho, el diseño de la placa de circuito solo necesita procesar e implementar una placa de circuito de 8 capas sin interferir con la integridad de la señal. El producto mejorado ahorró 2 millones de dólares solo en costos de producción de placas de circuito.

Muchos ingenieros de diseño han descubierto que el análisis de integridad de la señal ya no es solo un problema especial en el campo del diseño de sistemas de alta velocidad. La verdadera causa del problema de integridad de la señal es la disminución del tiempo de subida y bajada de la señal, no el aumento del reloj del sistema. Con el progreso continuo de la tecnología de proceso de producción de los fabricantes de ic, el nivel tecnológico actual ha alcanzado el proceso de 0,25 um o incluso menos. La mejora continua de la tecnología de producción de piezas se utiliza para eliminar las tecnologías obsoletas y obsoletas. Cuando se utilizan tecnologías avanzadas para fabricar componentes electrónicos estándar tradicionales, se puede hacer que el tamaño sea más pequeño, mientras que la velocidad de conmutación del dispositivo es cada vez más rápida. Cuanto más rápido, más corto será el tiempo de subida y bajada de la señal.

De hecho, aproximadamente cada tres años, el tamaño de la puerta del Transistor se reducirá en aproximadamente un 30%, y en consecuencia, la velocidad de conmutación del Transistor aumentará en aproximadamente un 30%. La reducción del tiempo de subida y bajada de la señal conduce a una "crisis potencial" que eventualmente conduce a problemas de alta velocidad en el diseño, que nunca se ha considerado como un factor causante de problemas de alta velocidad en los procesos de diseño tradicionales.

¿¿ por qué la conversión más rápida del borde de la señal (tiempo de subida y bajada de la señal más corto) en lugar del aumento de la frecuencia del reloj del sistema plantea graves e importantes desafíos de diseño para los ingenieros de diseño de placas de circuito? Esto se debe a que cuando la conversión de la señal es relativamente lenta (el tiempo de subida y bajada de la señal es relativamente largo), el cableado en el PCB se puede modelar como un cableado ideal con un cierto retraso para garantizar una precisión bastante alta. Para el análisis funcional, toda la latencia en línea se puede concentrar en la salida de la unidad y los terminales de entrada de todos los receptores conectados a la salida de la unidad a través de diferentes segmentos de línea observarán la misma señal al mismo tiempo. Forma de onda.

El modelo de parámetros de retraso agregada puede analizar con precisión el comportamiento del circuito sin necesidad de un análisis de simulación especial. La práctica ha demostrado que si se considera el factor de retraso de los parámetros agregados en el diseño, la implementación física está muy cerca del análisis teórico y la simulación.

A medida que la señal cambia más rápido (el tiempo de subida y bajada de la señal se acorta), cada segmento de cableado en la placa de circuito cambia de un cable ideal a una línea de transmisión compleja. En este momento, el retraso en la conexión de la señal ya no se puede modelar en la salida del conductor de una manera de modelo de parámetros agregados. En este momento, cuando la misma señal del conductor conduce una conexión PCB compleja, la señal recibida en cada receptor conectado electrónicamente es diferente. No solo es necesario descomponer el retraso de la señal de toda la conexión de PCB en el retraso de la señal de sus respectivos segmentos de conexión de pcb, sino también considerar cuidadosamente la influencia mutua de varios efectos de línea de transmisión entre cada segmento de conexión de pcb. Debido al efecto de alta velocidad, es difícil para los ingenieros de diseño predecir las señales en conexiones complejas de pcb. Por lo tanto, es necesario realizar un análisis de la línea de transmisión para determinar el retraso real de la señal en la entrada de cada receptor.

Según la experiencia práctica, la efectividad de la línea de transmisión se mostrará una vez que la longitud de la línea de transmisión sea superior a 1 / 6 de la longitud efectiva correspondiente al tiempo de subida o caída del conductor. Por ejemplo, suponiendo que el tiempo de subida de los componentes utilizados en el diseño sea de 1ns y que la velocidad de transmisión de la señal en la línea de conexión PCB sea de 2NS / ft, siempre que la longitud de la línea de conexión supere la pulgada, se producirá un efecto de línea de transmisión, que puede presentar posibles problemas de Circuito de alta velocidad. Obviamente, todos los cables eléctricos en la placa tienen una longitud inferior a 1 pulgada. Hay muy pocas placas de circuito. Sobre la base de este entendimiento, es concebible que los ingenieros de diseño encuentren problemas de alta velocidad al diseñar con componentes con un tiempo de subida de 1 ns.

Con la actualización continua de la tecnología de proceso de circuitos integrados, los problemas anteriores se han vuelto cada vez más graves.

En el diseño del sistema de hoy, los dispositivos con un tiempo de subida de 1 ns se han convertido rápidamente en el pasado. Los ingenieros de diseño de PC están utilizando procesadores de alto rendimiento con un tiempo de subida de 0,5 ns para lograr diseños de sistemas complejos, como velocidades de reloj superiores a 400 MHz y frecuencias de funcionamiento de autobuses superiores a 100 mhz. Estos ingenieros de diseño ya tienen experiencia en el diseño de circuitos de alta velocidad, por lo que considerarán problemas especiales en el diseño de alta velocidad. Sin embargo, los problemas de diseño de alta velocidad se han vuelto cada vez más comunes. Estos problemas de alta velocidad son numerosos siempre y cuando los ingenieros de diseño utilicen dispositivos FPGAs de nueva generación u otros componentes estándar de la tecnología de proceso de 0,25 um para diseñar nuevos productos. El problema es que si no se implementan ciertos tipos de análisis de alta velocidad, es difícil que el sistema diseñado funcione correctamente.

La conversión de señales en lugar de la aceleración continua de la frecuencia del reloj en el diseño provocará un deterioro del entorno de diseño: la tolerancia a fallas del diseño es cada vez menor, y cualquier matiz en el diseño puede causar problemas potenciales. Tengo que mencionar una cosa que le sucedió recientemente a un famoso fabricante estadounidense de sistemas de visión artificial. Este es el famoso fabricante estadounidense de sistemas de visión artificial (sistemas de detección de imágenes). Recientemente, sus ingenieros de diseño de placas de circuito han encontrado un fenómeno muy extraño. Los productos diseñados, fabricados y comercializados con éxito hace siete años pueden funcionar y funcionar de manera muy estable y confiable. Sin embargo, recientemente ha habido un problema con un producto fuera de línea de producción y el producto no puede funcionar correctamente.

Este es un diseño de sistema de 20 mhz. No parece necesario considerar el diseño de alta velocidad. No hay modificaciones de diseño y los componentes utilizados son consistentes con los requisitos de diseño originales. ¿Los ingenieros de diseño están muy confundidos: ¿ por qué el sistema falla? Fabricación basada en los mismos componentes electrónicos del diseño original sin ninguna modificación del diseño. La única diferencia es que los componentes electrónicos utilizados han sido miniaturizados y más rápidos, gracias principalmente a los continuos avances en la tecnología de fabricación de IC de hoy. ¿Entonces, ¿ qué causó el fallo del sistema?

Los hechos han demostrado que la falla del sistema se debe a problemas de integridad de la señal introducidos por la nueva tecnología de proceso de dispositivos. Los ingenieros de diseño no encontraron estos problemas en el sistema de velocidad relativamente baja verificado inicialmente y no tuvieron que considerarlos. Los problemas de integridad de la señal se pueden expresar de diferentes maneras. El problema del tiempo siempre es lo primero. La reducción del tiempo de subida y bajada de la señal conducirá primero a problemas de cronología en el sistema diseñado. En segundo lugar, las oscilaciones de la señal, el exceso y el retroceso de la señal causados por el efecto de la línea de transmisión representarán una gran amenaza para la tolerancia a fallas y la monotonía del sistema de diseño. En los sistemas lentos, los ingenieros de diseño a menudo ignoran los retrasos de interconexión y las oscilaciones de señal, principalmente porque las oscilaciones de señal causadas por los efectos de la línea de transmisión tienen tiempo suficiente para estabilizarse dentro de los sistemas lentos. Sin embargo, con la aceleración continua de los saltos de señal y el aumento continuo de la frecuencia del reloj del sistema, el tiempo de preparación para la transmisión de señal y el control del reloj entre equipos se reduce considerablemente. La gravedad del problema aumenta repentinamente y la probabilidad de fracaso aumenta rápidamente.

Algunos problemas con los circuitos de alta velocidad no son muy graves, mientras que otros son catastróficos. Por ejemplo, las oscilaciones de la señal causadas por el establecimiento de la reflexión de ida y vuelta de la señal en la línea de transmisión pueden causar un desenlace incorrecto del dispositivo (control de reloj múltiple). El exceso de señal causado principalmente por el reflejo de la señal causará errores de tiempo e incluso puede dañar los componentes. Después de que el tiempo de subida de la señal cayó por debajo de 1ns, la conversación cruzada entre las señales se convirtió en un problema muy importante. Las conversaciones cruzadas suelen ocurrir en el diseño de placas de circuito de alta densidad. Al mismo tiempo, la señal salta rápidamente y es fácil acoplarse entre líneas para formar conversaciones cruzadas. Cuando el tiempo de subida de la señal es inferior a 1 ns, los componentes armónicos de alta frecuencia en la señal se acoplan fácilmente a las líneas de señal adyacentes para formar comentarios cruzados. Por lo tanto, si hay un gran número de líneas de señal de interconexión de alta velocidad en la placa de circuito, este sistema es propenso a este problema. La aparición de dispositivos de alta velocidad hace que el tiempo de subida de la señal sea inferior a 0,5 ns, lo que resulta en más problemas en el sistema diseñado: problemas de estabilidad del sistema eléctrico y problemas de interferencia electromagnética (emi). Cuando la frecuencia de los cambios de datos simultáneos en el bus de datos es muy alta, puede aparecer la estabilidad del sistema eléctrico, lo que conduce a grandes fluctuaciones y fluctuaciones en el plano eléctrico. Las grandes fluctuaciones y fluctuaciones del plano de referencia en el sistema afectarán a las señales en el diseño. Este tipo de diseño del sistema requiere una planificación cuidadosa del diseño del sistema eléctrico y la selección de la estrategia de desacoplamiento del sistema eléctrico más razonable. La estrecha combinación de los dos es la clave para garantizar el funcionamiento estable del sistema eléctrico. Las señales rápidas también son más vulnerables a la radiación, por lo que el EMI está recibiendo cada vez más atención de los ingenieros de diseño y se ha convertido en un aspecto importante que debe tenerse en cuenta en los nuevos diseños. Especialmente los productos electrónicos de hoy deben enfrentar muchas regulaciones de la industria.

Desafortunadamente, en el diseño de sistemas de baja velocidad, las posibles crisis causadas por la reducción del tiempo de subida de la señal a menudo son ignoradas por los ingenieros de diseño. Esto se debe a que los ingenieros de diseño no quieren realizar un análisis de integridad de la señal, sino evitarlo en la medida de lo posible. El verdadero peligro es que muchas placas de circuito sean enviadas para su procesamiento cuando los problemas de integridad de la señal aún no están claros. Al mismo tiempo, debido a la imprevisibilidad del problema de integridad de la señal en sí, es posible que no se muestre el problema de integridad de la señal durante la prueba final de la placa de circuito procesada, y la integridad de la señal puede aparecer cuando el producto se envía al usuario final. Si el producto falla en el sitio web del usuario, el diagnóstico y la solución del problema se volverán muy difíciles. El riesgo real también radica en los mayores costos de nre (costos de ingeniería desechables). Cada fabricante de diseño de productos de placa de circuito compartirá todos los costos de nre durante el ciclo de vida del producto. Después del diseño y producción de la placa de circuito, la iteración del diseño causada por problemas impredecibles de integridad de la señal de alta velocidad dará lugar a un rápido aumento de los costos de nre.

En el ámbito del diseño y la producción de productos electrónicos existe un conocido axioma: desde la fase de diseño hasta la fase de producción, el costo del trabajo repetitivo aumenta exponencialmente y, una vez que el producto se distribuye al sitio del usuario final, el costo de este trabajo repetitivo aumenta. Por lo tanto, cualquier diseño a nivel de tablero que pueda funcionar correctamente durante el proceso de diseño y producción, si el producto tiene problemas después de ser enviado al sitio del usuario, el desarrollo del producto está en marcha en comparación con las expectativas de los ingenieros de diseño de encontrar y resolver problemas en el campo del diseño tradicional de alta velocidad. La estructura de costos traerá mayores riesgos. Estos costos no solo incluyen los enormes costos causados directamente por la gran duplicación de trabajo, sino que también reflejan el descontento y la pérdida de confianza de los usuarios. Los problemas anteriores requieren encarecidamente la introducción de nuevos pasos en el ciclo de desarrollo de cualquier producto a nivel de tablero para evitar que los problemas de integridad de la señal se infiltren en el proceso de producción. A lo largo de los años, los ingenieros de diseño asic han desarrollado un buen hábito. Como parte del Acuerdo contractual, el ingeniero de diseño asic debe firmar una "firma" del diseño con el fabricante asic para garantizar la integridad de la información del diseño. En el proceso de desarrollo de chips personalizados, el costo de nre invertido puede llegar a cientos de miles de dólares. Los fabricantes y procesadores de IC requieren encarecidamente que cada uno de estos diseños pase la prueba del simulador "versión dorada" para proteger sus costos, insumos y derechos y obligaciones. Además, el aumento de los pasos de "aceptación de firmas" protege y limita efectivamente a los diseñadores y fabricantes de procesamiento. No solo requiere que los fabricantes de procesamiento de IC produzcan productos de dispositivos calificados y de alta calidad para sus clientes, sino que también requiere que los ingenieros de diseño de IC realicen un diseño más estandarizado, y los dispositivos diseñados tienen un alto grado de manufacturabilidad. Para los fabricantes de diseño y procesamiento de placas de circuito, la firma del diseño de circuitos de alta velocidad (verificación de integridad de la señal antes de que la placa de circuito se envíe para su procesamiento) es igualmente importante. Como paso en el proceso de diseño tradicional, la herramienta de prueba de verificación de integridad de señal de alta velocidad se utiliza para el análisis y verificación de cada diseño a nivel de tablero (independientemente de la velocidad del reloj en el diseño). Los ingenieros de diseño deben asegurarse de que los problemas de integridad de la señal en el diseño se hayan resuelto antes de enviar el diseño al proceso de fabricación. Por lo tanto, los ingenieros de diseño confían en que los productos que diseñan tengan una mejor garantía de calidad. Después de que el producto diseñado sea transportado al sitio del usuario final, los problemas impredecibles de integridad de la señal ya no se producirán. En el futuro, los ingenieros de diseño ya no tendrán que preocuparse por si agregan las restricciones de diseño adecuadas para resolver los problemas de integridad de la señal en el diseño a nivel de tablero, o si hacen todo lo posible durante el proceso de diseño para centrarse en resolver los problemas clave de las líneas de señal de alta velocidad. La verificación de la firma de la integridad de la señal después del diseño de la placa de circuito puede eliminar este riesgo y las preocupaciones de los ingenieros.

¿¿ qué tipo de simulador puede proporcionar la mejor solución para el análisis de integridad de la señal y la verificación de la firma? El simulador ideal puede analizar toda la placa de circuito o un sistema compuesto por varias placas de circuito al mismo tiempo, en lugar de analizar solo una sola línea de señal en la placa de circuito. La velocidad también es un factor muy crítico, y es muy importante completar un análisis preciso de la integridad de la señal en un rango de tiempo razonable. Esos motores de análisis de integridad de señal basados en Spice tienen suficiente precisión de análisis, pero se necesita mucho tiempo para establecer el análisis y el análisis funciona más lentamente, por lo que este tipo de herramientas no son prácticas.

El simulador "versión dorada" también debe ser capaz de proporcionar modelos precisos del Interior de la línea de transmisión. Con la disminución del tiempo de subida y bajada de la señal, el modelo ideal de línea de transmisión sin pérdida utilizado por muchos motores de análisis de integridad de la señal ya no puede cumplir con los requisitos de precisión del análisis. En este momento, la línea de transmisión debe modelarse como un modelo real de línea de transmisión con pérdida. Al mismo tiempo, para facilitar la solución de los problemas de integridad de la señal, se debe proporcionar un informe de análisis amplio y detallado, y se pueden indicar componentes específicos o líneas de interconexión específicas de manera conveniente y detallada. Violación de la integridad de la señal. Finalmente, tales herramientas también deberían tener una potente función de análisis de "hipótesis" para ayudar a los ingenieros de diseño a determinar topologías de sistema más adecuadas, esquemas de emparejamiento de terminales de conexión y selección de unidades / receptores.

Además, tales herramientas deben tener la capacidad suficiente para resolver problemas complejos como el diseño de análisis plano eléctrico y la radiación electromagnética, y ser capaces de revelar la relación entre los dos y encontrar la solución más adecuada a través de compromisos. Por último, pero no menos importante, este tipo de herramientas deben apoyar los modelos más avanzados, ya que el resultado final del análisis depende en última instancia del modelo utilizado en el análisis.

Idealmente, los ingenieros de diseño esperan adoptar estrategias adecuadas al implementar el diseño y el cableado para minimizar los problemas de alta velocidad. La implementación de la metodología de diseño de alta velocidad sin duda mejorará en gran medida la rentabilidad de los productos de diseño: el análisis de integridad de la señal se implementa en la etapa de planificación antes del diseño y el cableado en el ciclo de desarrollo del producto. La nueva generación de tecnología EDA utiliza métodos de diseño y cableado impulsados por restricciones para ayudar a reducir las costosas iteraciones de diseño. Por ejemplo, la herramienta eplanner de innoveda permite a los ingenieros de diseño pensar en prototipos de topologías de PCB antes de pasar el diseño a los procesos de diseño y cableado posteriores. Por ejemplo, la herramienta eplanner proporciona un entorno de planificación y diseño de detección e interconexión de espacios de diseño gráfico. En este entorno, los ingenieros de diseño pueden implementar análisis de "hipótesis" para explorar estrategias de señal de alta velocidad y establecer routers para routers aguas abajo. Reglas de diseño razonables basadas en las conclusiones del análisis.

A largo plazo, la mejor solución para el futuro diseño de alta velocidad es realizar un análisis de integridad de la señal lo antes posible durante el ciclo de diseño e integrar estrechamente la integridad de la señal con el diseño. Sin embargo, en la situación actual, el requisito mínimo es que la aprobación del diseño de alta velocidad (verificación y prueba de integridad de la señal antes de que la placa de circuito se envíe a la fabricación) debe convertirse en el estándar en el proceso de diseño de cada placa de circuito. Paso