Công nghệ PCB - Thiết kế và gia công hệ thống chip đơn PCB (SOC)

Với sự phát triển của công nghệ xử lý mạch tích hợp quy mô cực lớn, các chip ngày càng lớn hơn và hàng triệu mạch cấp cổng có thể được tích hợp vào một chip duy nhất. Sự phát triển của các công nghệ xử lý tương thích khác nhau có thể tích hợp các loại thiết bị rất khác nhau trên cùng một chip. Nó mở ra một con đường công nghệ rộng lớn để tích hợp hệ thống. Tích hợp chip cấp hệ thống theo nghĩa thực sự, không chỉ đặt một số mạch logic kỹ thuật số phức tạp chức năng trên cùng một chip, tạo thành một hệ thống kỹ thuật số chip đơn hoàn chỉnh, mà còn bao gồm các loại thiết bị chức năng điện tử khác trên chip, Ví dụ như các thiết bị analog và bộ nhớ chuyên dụng, một số ứng dụng có thể được mở rộng, bao gồm các thiết bị tần số vô tuyến và thậm chí MEMS. Thông thường, các chip cấp hệ thống phải bao gồm các hệ thống kỹ thuật số và các thiết bị điện tử tương tự trên ít nhất một chip.

Cần một hệ thống chuyên dụng Do đó, sự phát triển của thiết kế SOC sẽ đóng một vai trò quan trọng trong ngành công nghiệp thiết kế mạch tích hợp trong tương lai. Bài viết này thảo luận về các kỹ thuật thiết kế và phương pháp xử lý cần thiết của hệ thống chip đơn dựa trên các đặc điểm của chip cấp hệ thống. Bởi vì thiết kế chip cấp hệ thống một chip có lợi thế lớn hơn về tốc độ, tiêu thụ điện năng và chi phí so với các hệ thống đa chip. Ngoài ra, tính đặc thù của hệ thống điện tử có các ứng dụng khác nhau.

1. Các tính năng của hệ thống trên chip

Nó có các tính năng sau: Chip cấp hệ thống là một chip duy nhất để thực hiện tích hợp hệ thống điện tử đầy đủ.

1. Kích thước lớn và cấu trúc phức tạp.

Cấu trúc mạch cũng bao gồm bộ nhớ flash MPUSRA MDRA MEPROM, ADCDA C và các mạch RF và analog khác. Để giảm thời gian tiếp thị, hàng triệu cửa và thậm chí hàng trăm triệu thành phần đã được thiết kế. Điểm khởi đầu thiết kế yêu cầu cao hơn ASIC thông thường và không thể dựa vào logic cơ bản và các đơn vị mạch như các đơn vị cơ bản, thay vào đó sử dụng các thành phần hoặc mô-đun lớn hơn được gọi là IP IP. Trong phương pháp xác minh, nên sử dụng phương pháp xác minh tín hiệu hỗn hợp kết hợp các mạch kỹ thuật số và analog. Để kiểm tra hiệu quả từng mô-đun, đặc biệt là IP, cần phải có thiết kế khả năng kiểm tra.

2. Tốc độ nhanh, thời gian quan hệ chặt chẽ.

Nó gây ra nhiều vấn đề cho thiết kế, chẳng hạn như tần số đồng hồ hệ thống lên đến hàng trăm megabyte và các mối quan hệ phức tạp về thời gian bên trong và giữa các mô-đun. Chẳng hạn như xác minh thời gian, thiết kế công suất thấp và hiệu ứng tần số cao như tính toàn vẹn tín hiệu, nhiễu điện từ và nhiễu xuyên âm tín hiệu.

Trong trường hợp submicron sâu, độ trễ theo dõi trở nên không thể hoặc thiếu so với độ trễ cổng, trong khi công nghệ xử lý submicron sâu chủ yếu được sử dụng trong chip cấp hệ thống. và trở thành nhân tố chính. Ngoài ra, mối quan hệ phức tạp về thời gian của chip cấp hệ thống làm tăng độ khó của việc khớp thời gian trong mạch. Mô men dây-to-dây rất nhỏ và khoảng cách giữa các lớp của quy trình submicron sâu tăng cường khớp nối tín hiệu giữa các đường và các lớp. Ngoài tần số hoạt động của hệ thống rất cao, nhiễu điện từ và nhiễu xuyên âm tín hiệu có thể tăng cường, khiến việc xác minh thiết kế trở nên khó khăn.

2. Công nghệ thiết kế SOC

1 Thiết kế ghép kênh

Không thể thiết kế một hệ thống trên chip với quy mô hàng triệu cửa từ đầu. Xây dựng thiết kế ở cấp độ cao hơn. Cần phải sử dụng nhiều công nghệ ghép kênh IP hơn. Chỉ có như vậy mới có thể nhanh chóng hoàn thành thiết kế, đảm bảo thành công thiết kế và có được SOC chi phí thấp để đáp ứng nhu cầu thị trường.

thiết kế và sử dụng trong tương lai. Các lõi thường được chia thành ba loại. Thiết kế ghép kênh dựa trên lõi (core) và kết hợp một loạt các mạch mô-đun siêu macro đã được chứng minh vào lõi. Một cái được gọi là hardcore và nó được kết nối với một quá trình cụ thể. Bố cục vật lý của hệ thống đã được xác minh bằng thử nghiệm phim. Nó có thể được gọi trực tiếp như một mô-đun chức năng cụ thể bởi thiết kế mới. Thứ hai là phần mềm, được viết bằng ngôn ngữ mô tả phần cứng hoặc C để mô phỏng chức năng. Ba là, cốt lo@@ ̃i vững chắc (cốt lo@@ ̃i mềm) được phát triển trên cơ sở cốt lo@@ ̃i mềm tổng hợp có quy hoạch bố cục. Hiện nay, phương pháp tái sử dụng thiết kế phụ thuộc rất nhiều vào lõi thực, kết hợp mô tả cấp RTL với các thư viện đơn vị tiêu chuẩn cụ thể để tối ưu hóa toàn diện logic, tạo thành bảng lưới cổng và cuối cùng là lõi cứng cần thiết cho thiết kế thông qua các công cụ bố trí. Cách tiếp cận toàn diện RTL mềm này cung cấp một số tính linh hoạt trong thiết kế có thể được kết hợp với một ứng dụng cụ thể, sửa đổi mô tả một cách thích hợp và xác minh lại để đáp ứng các yêu cầu của một ứng dụng cụ thể. Ngoài ra, khi công nghệ xử lý phát triển, thư viện mới có thể được sử dụng để tái tổng hợp, tối ưu hóa, đặt và định tuyến trong các điều kiện xử lý mới, cũng như xác minh lại để có được lõi cứng. Phương pháp này được sử dụng để tái sử dụng thiết kế và phương pháp thiết kế mô-đun truyền thống. Hiệu quả có thể tăng 2-3 lần. Do đó, việc tái sử dụng thiết kế trước quy trình 0,35um chủ yếu đạt được thông qua phương pháp tổng hợp lõi mềm RTL này.

Độ sâu submicron (DSM làm cho hệ thống trên chip lớn hơn và phức tạp hơn. Với sự phát triển của công nghệ xử lý, cách tiếp cận toàn diện này sẽ gặp phải những vấn đề mới. Bởi vì khi quá trình phát triển đến kích thước 0,18um hoặc nhỏ hơn, không cần xử lý chính xác. Độ trễ cổng là độ trễ kết nối. Mối quan hệ thời gian giữa các tín hiệu ngoại trừ tần số đồng hồ hàng trăm megabyte S rất nghiêm ngặt, vì vậy rất khó để sử dụng phương pháp RTL mềm toàn diện cho mục đích thiết kế và tái sử dụng. Thiết kế hệ thống trên chip dựa trên lõi chuyển cách tiếp cận thiết kế từ thiết kế mạch sang thiết kế hệ thống. Trọng tâm của thiết kế sẽ chuyển từ tích hợp logic ngày nay, bố cục và hệ thống dây cấp cổng, mô phỏng sau sang mô phỏng cấp hệ thống, mô phỏng hợp tác phần mềm và phần cứng và thiết kế vật lý kết hợp một số lõi. Buộc ngành công nghiệp thiết kế phân cực, một là hệ thống lái, sử dụng IP để thiết kế các hệ thống chuyên dụng hiệu suất cao, phức tạp cao. Một cách khác là thiết kế lõi theo DSM, chuyển sang thiết kế lớp vật lý, làm cho lõi DSM hoạt động tốt hơn và đáng tin cậy hơn. Thử nghiệm Met.

2. Thiết kế tiêu thụ điện năng thấp

Sẽ có hàng chục hoặc thậm chí hàng trăm watt điện năng tiêu thụ. Tiêu thụ điện năng khổng lồ mang lại các vấn đề về bao bì và độ tin cậy. Nhờ tích hợp hơn một triệu cửa, hệ thống trên chip hoạt động ở tần số đồng hồ hàng trăm megabyte. Do đó, thiết kế để giảm tiêu thụ điện năng là một yêu cầu không thể tránh khỏi đối với thiết kế chip cấp hệ thống. Trong thiết kế, chúng ta nên bắt đầu giảm mức tiêu thụ điện năng của chip từ nhiều khía cạnh.

Giảm điện áp hoạt động là một khía cạnh, khía cạnh thiết kế hệ thống. Tuy nhiên, điện áp hoạt động quá thấp có thể ảnh hưởng đến hiệu suất của hệ thống. Một cách để so sánh sự trưởng thành là sử dụng chế độ nhàn rỗi (chế độ nhàn rỗi và chế độ năng lượng thấp). Khi không có nhiệm vụ, hệ thống ở trạng thái chờ hoặc chế độ tiêu thụ điện năng thấp với điện áp thấp, tần số xung nhịp thấp. Nguồn điện lập trình được sử dụng để đạt được hiệu suất cao và tiêu thụ điện năng thấp. Một cách hiệu quả để tiêu thụ năng lượng.

Bởi vì các cấu trúc mạch bổ sung có một cặp bóng bán dẫn PNMOS tại mỗi đầu vào cổng, các cấu trúc mạch bổ sung truyền thống được sử dụng càng ít càng tốt trong cấu trúc cấu hình mạch. Hình thành tải điện dung lớn. Khi mạch CMOS hoạt động, mức tiêu thụ điện năng của công tắc nạp và xả chiếm hơn 70% tổng mức tiêu thụ điện năng. Do đó, đối với nhóm cấu trúc mạch có điện dung tải thấp, cấu hình cấu trúc mạch của submicron sâu chủ yếu được chọn. Các trạng thái, chẳng hạn như logic switch, logic Domino và logic NP, cho phép tối ưu hóa tốc độ và mức tiêu thụ điện năng tốt hơn.

Một hệ thống với tần số hàng trăm megabyte không thể hoạt động ở mọi nơi với tần số hàng trăm megabyte và thiết kế logic công suất thấp. Cổng công suất thấp có thể được sử dụng trong các phần của mạch mà tốc độ không cao hoặc khả năng lái xe không lớn để giảm mức tiêu thụ điện năng của hệ thống. Do đó, một thiết kế tối ưu hóa công suất thấp đã được thêm vào tổng hợp logic, sử dụng mạch đơn vị công suất thấp nhất có thể với điều kiện đáp ứng tốc độ hoạt động của mạch.

Hầu như tất cả các mạch đầu ra MOS đều sử dụng một cặp ống P và NMOS bổ sung và sử dụng công nghệ thiết kế mạch công suất thấp. Trong quá trình chuyển đổi, cả hai thiết bị được bật đồng thời, dẫn đến tiêu thụ điện năng đáng kể. Chip cấp hệ thống có nhiều nhánh và tần số mạch cao. Hiện tượng này nghiêm trọng hơn. Do đó, vấn đề này nên được tránh càng nhiều càng tốt trong thiết kế mạch. Có vẻ như nó có thể làm giảm mức tiêu thụ năng lượng.

2. Công nghệ thiết kế khả năng kiểm tra

Lõi được chôn sâu bên trong con chip. Chip cấp hệ thống tích hợp lõi và logic do người dùng xác định (UDL). Lõi không thể được kiểm tra trước. Nó chỉ có thể được sử dụng như một phần của chip cấp hệ thống sau khi sản xuất hoàn tất. Kiểm tra cả chip và chip cùng một lúc. Do đó, có rất nhiều khó khăn trong việc kiểm tra chip cấp hệ thống. Đầu tiên, cốt lõi là sự lựa chọn của người khác. Các nhà thiết kế cốt lõi có thể không hiểu rõ cốt lõi và không có kiến thức và khả năng kiểm tra cốt lõi. Lõi được chôn sâu trong chip và thử nghiệm lõi tích hợp không thể được thực hiện bằng cách kiểm tra một lõi độc lập duy nhất. Các tài nguyên kiểm tra lõi và ngoại vi chỉ có thể được kết nối bằng cách truy cập vào một mô-đun mạch nhất định và có một số phương pháp phổ biến như sau:

Kết nối đầu I/O của lõi trực tiếp với đầu xuất của chip và công nghệ truy cập trực tiếp song song 1. Hoặc thiết bị đầu cuối I/O lõi và thiết bị đầu cuối dẫn chip được chia sẻ bởi bộ ghép kênh. Phương pháp này thường được sử dụng cho các chip có ít lõi hơn kẹp trong chip hoặc các chip có nhiều thiết bị đầu cuối có sẵn. Ưu điểm của truy cập trực tiếp song song là có thể kiểm tra lõi kẹp trên chip bằng cách sử dụng các phương pháp kiểm tra lõi độc lập trực tiếp.

Phương pháp này là thiết lập một chuỗi quét xung quanh lõi, 2 phương pháp quét nối tiếp để liên kết vào. Tất cả I/O của lõi có thể được kết nối gián tiếp với ngoại vi. Với chuỗi quét, chế độ kiểm tra có thể được chuyển đến điểm kiểm tra và kết quả phản hồi kiểm tra cũng có thể được truyền. Kỹ thuật quét ranh giới là một phương pháp truy cập cụ thể. Ưu điểm của phương pháp quét nối tiếp là tiết kiệm cổng dẫn ra. 3 Truy cập vào các tổ chức kiểm tra chức năng, phương pháp này là truy cập vào các mô-đun logic xung quanh lõi để tạo hoặc phổ biến các mẫu kiểm tra. Chip tự kiểm tra là một trong số đó. Truy cập trên chip vào tài nguyên thử nghiệm được sử dụng để kiểm tra một hạt nhân cụ thể. Tự kiểm tra làm giảm độ phức tạp của mô-đun truy cập ngoại vi và chỉ yêu cầu một giao diện kiểm tra đơn giản. Phương pháp này có thể được sử dụng cho hầu hết các kiểm tra bộ nhớ và logic tự kiểm tra và lõi bộ nhớ được thiết kế cùng nhau.

Hãy chắc chắn rằng mọi lõi đều đúng. Kiểm tra chéo lõi cũng nên được thực hiện thông qua các mạch logic xung quanh. Kiểm tra chip cấp hệ thống hoàn chỉnh nên bao gồm kiểm tra lõi nội bộ. Kiểm tra các mạch logic do người dùng xác định. Nhiệm vụ thiết kế khả năng kiểm tra trong thiết kế chip là kết nối các thiết bị kiểm tra và mạch cấp hệ thống được kiểm tra thành một cơ chế thống nhất thông qua mạch kiểm tra DFT. Đường dẫn truy cập của mỗi lõi có thể được kết nối với đầu I/O chính của chip thông qua bộ ghép kênh, đường dẫn truy cập thử nghiệm có thể được kết nối với bus chip hoặc các điểm kiểm tra cần kiểm soát và quan sát có thể được kết nối với chuỗi quét. Tạo thành một tổng thể thống nhất có thể được điều khiển bởi thiết bị kiểm tra.

4 tổng hợp vật lý sâu submicron SOC

Độ trễ phụ thuộc vào bố cục vật lý. Do đó, phương pháp thiết kế từ trên xuống truyền thống chỉ biết độ trễ sau khi hoàn thành bố cục vật lý. Nếu lỗi thời gian được tìm thấy tại thời điểm này, thì yếu tố trì hoãn chính là sự chậm trễ trong kết nối do thời gian dưới micron sâu. Phải quay trở lại front-end, sửa đổi thiết kế front-end hoặc bố trí lại, thiết kế lặp đi lặp lại này, từ bố cục và hệ thống dây điện đến tổng hợp lại, có thể mất nhiều lần thực hiện để đạt được mục tiêu thời gian. Khi kích thước tính năng giảm, ảnh hưởng của các đường kết nối trở nên lớn hơn. Phương pháp thiết kế tổng hợp logic truyền thống và bố cục riêng biệt đã không đáp ứng được yêu cầu thiết kế. Tích hợp logic và bố cục phải được liên kết chặt chẽ hơn với nhau và sử dụng phương pháp tích hợp vật lý cho phép các nhà thiết kế xem xét các vấn đề chức năng nâng cao, các vấn đề cấu trúc và các vấn đề bố cục cấp thấp cùng một lúc. Quá trình tích hợp vật lý được chia thành ba giai đoạn: lập kế hoạch ban đầu, lập kế hoạch RTL và lập kế hoạch cấp cổng. Trong giai đoạn lập kế hoạch ban đầu, bố trí ban đầu được hoàn thành trước tiên, mô-đun RTL được đặt trên chip và bố trí I/O và lập kế hoạch đường dây điện được hoàn thành. Dựa trên phân tích thời gian mạch và phân tích mức độ tắc nghẽn dây, nhà thiết kế có thể phân chia lại mô-đun mạch. Thông qua hệ thống dây điện trên cùng, thực hiện hệ thống dây điện giữa các mô - đun. Và trích xuất các tham số ký sinh, tạo ra một mô hình mạng có dây chính xác, xác định các ràng buộc theo thứ tự thời gian cho mỗi mô-đun RTL, tạo thành các ràng buộc toàn diện.

Bố cục nhanh sau đó được thực hiện để có được mô tả chính xác hơn về mô-đun RTL. Dựa trên mô tả này, bố cục và vị trí pin của dây trên cùng đã được tinh chỉnh. Cuối cùng, có được mô hình tải đường cho từng mô-đun RTL và các ràng buộc tích hợp chính xác cho từng mô-đun. Giai đoạn lập kế hoạch RTL là ước tính chính xác hơn về diện tích và thời gian của mô-đun RTL. Nhanh chóng vượt qua đồng hồ lưới cấp cổng thông qua bộ ước tính RTL. Hoàn thành bảng lưới cấp cổng, lập kế hoạch cấp cổng là tối ưu hóa toàn diện độc lập cho từng mô-đun cấp RTL. Cuối cùng là địa điểm và tuyến đường. Một cây đồng hồ được tổng hợp cho mỗi mô-đun RTL và toàn bộ chip. Nó cũng thực hiện phân tích thời gian và tắc nghẽn đường dây và có thể thực hiện các sửa đổi cục bộ nếu phát hiện ra vấn đề. Vì quá trình tổng hợp vật lý được liên kết chặt chẽ với tổng hợp logic front-end và tổng hợp logic được thực hiện trên cơ sở bố cục và định tuyến, mô hình trì hoãn là chính xác và ít lần lặp lại thiết kế.

5. Công nghệ xác minh thiết kế

Kích thước mạch càng lớn, hệ thống càng phức tạp, thời gian xác minh càng dài. Hiện tại, có các công cụ CAD trên thị trường phù hợp với các lĩnh vực thiết kế và đối tượng thiết kế khác nhau. Tuy nhiên, nếu các công cụ này được sử dụng để xác minh thiết kế chip cấp hệ thống, bạn sẽ cần kết hợp chúng. Xác minh thiết kế là một phần rất quan trọng của công việc thiết kế. và được tích hợp trong cùng một môi trường.

Hầu hết các công cụ mô phỏng có nguồn gốc từ SPICE và mô phỏng mạch mô phỏng yêu cầu mô hình cấp transistor. Mạch càng phức tạp, thời gian mô phỏng càng dài do nhu cầu giải phương trình mạch. Các cấu trúc song song được sử dụng để tính toán số và các mô hình được sử dụng để mô phỏng, có thể cải thiện đáng kể tốc độ mô phỏng và có thể mô phỏng hàng chục nghìn mạch thiết bị và thậm chí cả lõi. Tuy nhiên, mô phỏng toàn bộ SOC ở quy mô hàng triệu cửa vẫn còn khó khăn. Mặt khác, độ trễ mạng dòng chip cấp hệ thống submicron sâu vượt quá độ trễ cổng và hoạt động ở tần số hàng trăm megabyte. Sự can thiệp giữa các tín hiệu và phân tích tính toàn vẹn của tín hiệu cũng là cần thiết. Nó có thể được xác định bằng mô phỏng cấp transistor. Mô phỏng tín hiệu kỹ thuật số chỉ yêu cầu mô hình logic, mô phỏng nhanh và lớn. Từ quan điểm này, sau khi thiết kế vật lý, các thông số transistor và cáp của mỗi mô-đun được trích xuất và xác minh cấp mô-đun đầu tiên được thực hiện. Trên cơ sở này, mô phỏng chung được thực hiện bằng cách sử dụng các mô phỏng hỗ trợ nhiều mô hình khác nhau để giải quyết các vấn đề xác minh trong thiết kế SOC.

Hầu như tất cả các bộ vi xử lý, cũng như phần mềm và phần cứng chuyên dụng, được sử dụng. Phần cứng và phần mềm có liên quan chặt chẽ, nhưng trước khi hệ thống được tạo ra, nó nằm trên một con chip cấp hệ thống. Sự tương tác giữa phần mềm và phần cứng thường khó phát hiện chính xác một số lỗi thiết kế và sẽ không rõ ràng. Để giải quyết vấn đề này, công nghệ xác minh hợp tác phần cứng/phần mềm phải được áp dụng.

3. Công nghệ xử lý silicon là yếu tố quan trọng cho sự thành công của thiết kế hệ thống monolithic

Nó cũng phải quyết định loại kỹ thuật xử lý để sử dụng. Khả năng xử lý logic kỹ thuật số CMOS của các nhà sản xuất ASIC khác nhau không khác nhau nhiều. Khi thiết kế chip cấp hệ thống, ngoài việc chọn các công cụ thiết kế, thư viện đơn vị và lõi. Nhưng đối với tích hợp hệ thống nguyên khối, Ray nói, các mô-đun đặc biệt khác phải được thêm vào khi cần thiết, điều này đòi hỏi các bước xử lý mặt nạ bổ sung. Ví dụ, SRAM cần thêm hai mặt nạ, đối với bộ nhớ flash, 5 mặt nạ; đối với mạch analog, ít nhất 2-3 mặt nạ cần được thêm vào để sản xuất tụ kim loại kim loại, tụ đa tinh thể và điện trở đa tinh thể. Có một sự khác biệt lớn giữa các nhà sản xuất khác nhau. Nhà thiết kế phải tuân theo các yêu cầu mô-đun đặc biệt và yêu cầu lõi IP, chọn nhà sản xuất gia công phù hợp để cho phép quá trình đáp ứng các chỉ số cốt lõi và yêu cầu mô-đun đặc biệt. Nếu bạn có kế hoạch sản xuất một hệ thống monochip tín hiệu hỗn hợp, bạn sẽ phải chọn một nhà sản xuất để giải quyết vấn đề cách ly giữa khả năng xử lý mô-đun analog và kỹ thuật số/analog để đáp ứng các yêu cầu thiết kế của hệ thống monochip.