Thông tin PCB - Điểm chính để thiết kế bảng mạch PCB với fpga

Nhiệm vụ thiết kế bảng mạch in với các chip này trở nên phức tạp hơn khi mảng cổng lập trình trường (FPGA) phát triển thành các hệ thống thực sự có thể lập trình trên chip. Mật độ mạch hiện tại của hàng triệu cửa và tốc độ dữ liệu thu phát vượt quá 6Gbps và các cân nhắc khác ảnh hưởng đến nỗ lực thiết kế cấp cơ và bảng điện của các nhà phát triển hệ thống. Chip, gói chip và bảng mạch tạo thành một hệ thống kết nối chặt chẽ, trong đó để thực hiện đầy đủ các chức năng của FPGA, cần phải thiết kế cẩn thận bảng mạch PCB. Khi thiết kế với FPGA tốc độ cao, điều quan trọng là phải xem xét một số vấn đề thiết kế trước và trong quá trình phát triển bảng. Các biện pháp này bao gồm: giảm tiếng ồn hệ thống bằng cách lọc và phân phối đủ công suất trên tất cả các thiết bị trên PCB; Chấm dứt các đường tín hiệu đúng cách để giảm thiểu phản xạ; Giảm thiểu nhiễu xuyên âm giữa các dấu vết trên bảng mô tả; Giảm tác động của sự phục hồi mặt đất và giảm Vcc (còn được gọi là Vcc Deposition); Phù hợp chính xác với trở kháng trên đường tín hiệu tốc độ cao. Bất cứ ai thiết kế gói IC cho FPGA hiệu suất cao phải đặc biệt chú ý đến sự cân bằng giữa tính toàn vẹn tín hiệu và tính linh hoạt của tất cả người dùng và ứng dụng. Ví dụ, thiết bị Stratix II GX của Altera được đóng gói với pin 1508 và điện áp hoạt động thấp tới 1,2V, với 734 kênh I/O tiêu chuẩn và 71 kênh tín hiệu chênh lệch điện áp thấp (LVDS). Nó cũng có 20 bộ thu phát tốc độ cao hỗ trợ tốc độ dữ liệu lên tới 6.375Gbps. Điều này cho phép kiến trúc hỗ trợ nhiều tiêu chuẩn mạng và bus truyền thông tốc độ cao, bao gồm PCI Express và SerialLite II.

Trong thiết kế bảng mạch PCB, người dùng có thể giảm nhiễu xuyên âm bằng cách tối ưu hóa pin. Các chân tín hiệu phải càng gần chân đất càng tốt để giảm chiều dài vòng lặp bên trong gói, đặc biệt là đối với I/O tốc độ cao quan trọng. Trong các hệ thống tốc độ cao, nguồn chính của nhiễu xuyên âm là sự kết hợp tự cảm giữa các đường tín hiệu bên trong gói. Khi đầu ra được chuyển đổi, tín hiệu phải tìm đường trở lại qua mặt phẳng nguồn/mặt đất. Sự thay đổi dòng điện trong vòng lặp tạo ra từ trường tạo ra tiếng ồn trên các chân I/O khác gần vòng lặp. Điều này trở nên trầm trọng hơn khi đầu ra được chuyển đổi cùng một lúc. Bởi vì vòng tròn càng nhỏ, độ tự cảm càng nhỏ, việc đóng gói các chân nguồn hoặc chân nối đất gần mỗi chân tín hiệu tốc độ cao có thể giảm thiểu tác động của nhiễu xuyên âm đối với các chân I/O gần đó. Để giảm chi phí của bảng và cải thiện tính toàn vẹn tín hiệu hệ thống của tất cả các đường dẫn tín hiệu, vật liệu bảng, lớp (xếp chồng) và bố cục cần được thiết kế và xây dựng cẩn thận. Gửi hàng trăm tín hiệu từ FPGA đến hoặc xung quanh bảng mạch là một nhiệm vụ khó khăn đòi hỏi phải sử dụng các công cụ EDA để tối ưu hóa bố cục pin và chip. Đôi khi, một gói FPGA lớn hơn một chút có thể làm giảm chi phí hội đồng quản trị vì nó làm giảm số lượng các lớp trên bảng và các hạn chế xử lý bảng khác. Đường dẫn tín hiệu tốc độ cao trên bảng mạch PCB, được biểu thị bằng các dấu vết hội đồng quản trị rất nhạy cảm với sự gián đoạn, chẳng hạn như quá lỗ giữa lớp hội đồng quản trị và đầu nối bảng. Những gián đoạn này và các gián đoạn khác có thể làm giảm tốc độ cạnh của tín hiệu, dẫn đến phản xạ. Do đó, các nhà thiết kế nên tránh các đường ngắn qua lỗ và qua lỗ. Nếu việc vượt qua lỗ là không thể tránh khỏi, hãy giữ dây dẫn càng ngắn càng tốt. Khi định tuyến tín hiệu vi sai, một quá cảnh có cấu trúc giống nhau được sử dụng cho mỗi đường dẫn của cặp vi sai; Điều này làm cho sự gián đoạn tín hiệu gây ra bởi lỗ thông qua ở chế độ chung. Nếu có thể, hãy sử dụng các lỗ mù trên các lỗ thông thường hoặc khoan ngược vì mất gốc sẽ làm giảm sự gián đoạn.

Để cải thiện tính toàn vẹn tín hiệu của tín hiệu đồng hồ, cần tuân theo các hướng dẫn sau: giữ tín hiệu đồng hồ trên lớp veneer càng nhiều càng tốt trước khi gửi nó đến cụm bảng; Luôn sử dụng máy bay làm máy bay tham chiếu. Tín hiệu cạnh nhanh được gửi dọc theo lớp bên trong tiếp giáp với mặt phẳng mặt đất để kiểm soát trở kháng và giảm EMI. Chấm dứt tín hiệu đồng hồ đúng cách để giảm thiểu phản xạ. Sử dụng theo dõi đồng hồ điểm-điểm. Một số FPGA, chẳng hạn như dòng Stratix II GX, có điện trở đầu cuối song song trên chip hỗ trợ nhiều tiêu chuẩn I/O. Các điện trở trên chip này có thể được đặt thành điện trở đơn 25 ohm hoặc 50 ohm và hỗ trợ các tiêu chuẩn I/O đơn LVTTL, LVCMOS và SSTL-18 hoặc SSTL-2; Ngoài ra, 100 ohm LVDS và HyperTransport đầu vào hỗ trợ điện trở phù hợp chênh lệch trên chip. Bộ thu phát vi sai I/O có điện trở trên chip có thể lập trình thành 100, 120 hoặc 150 ohms và được hiệu chuẩn và phản xạ tự động. Sử dụng điện trở bên trong thay vì thiết bị bên ngoài có một số lợi ích cho hệ thống. Thiết bị đầu cuối trên chip cải thiện tính toàn vẹn của tín hiệu bằng cách loại bỏ hiệu ứng dây dẫn và nhận ra phản xạ trên đường truyền. Kết nối trên chip cũng giảm thiểu số lượng các thành phần bên ngoài cần thiết, cho phép các nhà thiết kế sử dụng ít điện trở hơn, ít dấu vết hơn và ít không gian hơn cho bảng. Bằng cách này, bố cục có thể được đơn giản hóa, chu kỳ thiết kế ngắn hơn và chi phí hệ thống thấp hơn. Độ tin cậy của tấm cũng được cải thiện do có ít thành phần hơn trên tấm. Trong thiết kế bảng mạch, có một số hướng dẫn về microband và ribbon để giảm thiểu nhiễu xuyên âm. Đối với bố trí đường dây băng kép, hệ thống dây được thực hiện trên hai tấm bên trong và có các bề mặt cơ sở điện áp ở cả hai bên. Tại thời điểm này, tất cả các dây của các tấm liền kề sử dụng công nghệ dây trực giao để tối đa hóa môi trường giữa hai lớp tín hiệu. độ dày vật liệu và chuẩn hóa khoảng cách giữa mỗi lớp tín hiệu và mặt phẳng tham chiếu liền kề của nó trong khi vẫn duy trì trở kháng mong muốn. Khoảng cách dấu vết của hướng dẫn định tuyến microband hoặc ribbon ít nhất gấp ba lần độ dày của lớp điện môi giữa các lớp định tuyến bảng; Sử dụng các công cụ mô phỏng để mô phỏng trước hành vi của chúng. Đối với các mạng tốc độ cao quan trọng, sử dụng cấu trúc liên kết vi sai thay vì cấu trúc liên kết đơn để giảm thiểu tác động của nhiễu chế độ chung. Trong giới hạn thiết kế, hãy thử khớp các chân dương và âm của đường dẫn tín hiệu khác biệt. Để giảm hiệu ứng ghép nối của tín hiệu một đầu, hãy để khoảng cách thích hợp (lớn hơn ba lần chiều rộng dấu vết) hoặc định tuyến trên các lớp tấm khác nhau (các lớp liền kề được định tuyến trực giao với nhau). Ngoài ra, sử dụng các công cụ mô phỏng là một cách tuyệt vời để đáp ứng các yêu cầu về khoảng cách. Giảm thiểu độ dài song song giữa các thiết bị đầu cuối tín hiệu.

Tiếng ồn chuyển đổi đồng thời, tốc độ đồng hồ và dữ liệu I/O tăng lên khi số lần chuyển đổi đầu ra giảm tương ứng và tăng tương ứng dòng thoáng qua trong quá trình xả và sạc đường tín hiệu. Những dòng này gây ra sự hồi phục mặt đất ở cấp độ tấm, tức là tăng/giảm tức thời điện áp mặt đất/Vcc. Một dòng điện thoáng qua lớn từ một nguồn điện không mong muốn có thể gây ra sự sụt giảm tức thời (hoặc giảm Vcc). Một số quy tắc thiết kế bảng mạch tốt được đưa ra dưới đây để giúp giảm tác động của những tiếng ồn chuyển tiếp đồng thời này. Cấu hình các chân I/O không sử dụng thành đầu ra và điều khiển chúng ở mức thấp để giảm hồi phục mặt đất. Giảm thiểu số lượng các chân đầu ra chuyển đổi đồng thời và phân phối chúng đều trong phần I/O FPGA. Sử dụng tốc độ chuyển đổi thấp ở đầu ra FPGA khi không cần tốc độ cạnh cao. Vcc được đặt giữa các tầng của bảng nhiều lớp để loại bỏ ảnh hưởng của dấu vết tốc độ cao trên mỗi lớp. Tất cả các lớp tấm được dành riêng cho Vcc và nối đất để các mặt phẳng này có điện trở và cảm ứng, cung cấp nguồn cảm ứng thấp với điện dung và tiếng ồn thấp hơn và trả lại tín hiệu logic trên các lớp tín hiệu liền kề với các mặt phẳng này. Nhấn mạnh trước, cân bằng thiết kế pcb fpga

Khả năng thu phát tốc độ cao của FPGA làm cho nó trở thành một thành phần hệ thống trên chip có thể lập trình hiệu quả cao, nhưng chúng cũng đặt ra những thách thức độc đáo cho các nhà thiết kế bảng. Một vấn đề quan trọng, đặc biệt là liên quan đến bố cục, là mất truyền liên quan đến tần số, chủ yếu là do hiệu ứng da và mất điện môi. Khi tín hiệu tần số cao được truyền trên bề mặt của dây dẫn, chẳng hạn như dấu vết của bảng PCB, có một hiệu ứng da do cảm giác tự động của dây dẫn. Hiệu ứng này làm giảm diện tích dẫn hiệu quả của dây dẫn và làm suy giảm thành phần tần số cao của tín hiệu. Mất điện môi là do hiệu ứng điện dung của vật liệu điện môi giữa các lớp. Hiệu ứng da tỷ lệ thuận với căn bậc hai của tần số, trong khi tổn thất điện môi tỷ lệ thuận với tần số; Do đó, mất phương tiện truyền thông là cơ chế mất mát chính của sự suy giảm tín hiệu tần số cao. Tốc độ dữ liệu càng cao, hiệu ứng da và mất phương tiện càng nghiêm trọng. Việc giảm mức tín hiệu trên liên kết là chấp nhận được đối với hệ thống 1Gbps, nhưng không chấp nhận được đối với hệ thống 6Gbps.

Tuy nhiên, các bộ thu phát ngày nay có tính năng tăng cường trước máy phát và cân bằng máy thu để bù đắp cho sự biến dạng kênh tần số cao. Chúng cũng tăng cường tính toàn vẹn của tín hiệu và giảm giới hạn chiều dài theo dõi. Các kỹ thuật điều chỉnh tín hiệu này kéo dài tuổi thọ của vật liệu FR-4 tiêu chuẩn và hỗ trợ tốc độ dữ liệu cao hơn. Do sự suy giảm tín hiệu trong vật liệu FR-4, chiều dài dấu vết cho phép được giới hạn trong một vài inch khi hoạt động ở 6,375Gbps. Việc tăng cường trước và cân bằng có thể mở rộng nó lên trên 40 inch. Lập trình pre-hearing và cân bằng được tích hợp vào một số FPGA hiệu suất cao như thiết bị Stratix II GX, cho phép sử dụng vật liệu FR-4 và nới lỏng các hạn chế bố cục như chiều dài dấu vết, giảm chi phí bảng. Chức năng tăng cường trước có thể tăng cường hiệu quả thành phần tần số cao của tín hiệu. Mạch 4-Tap Pre-Heavy trong Stratix II GX làm giảm tán xạ thành phần tín hiệu (mở rộng không gian từ bit này sang bit khác). Các mạch tiền trọng lượng cung cấp 500% tiền trọng lượng và mỗi vòi có thể được tối ưu hóa đến 16 cấp độ dựa trên tốc độ dữ liệu, chiều dài dấu vết và đặc điểm liên kết. Ngoài mức tăng đầu vào, thiết bị này cho phép các nhà thiết kế bo mạch sử dụng bất kỳ mức cân bằng nào trong số 16 mức cân bằng để khắc phục tổn thất bo mạch, do đó có mức cân bằng 17dB. Cân bằng và tiền trọng lượng có thể được sử dụng trong môi trường hòa nhạc hoặc tối ưu hóa các liên kết cụ thể riêng lẻ. Các nhà thiết kế có thể thay đổi mức cân bằng và cân bằng trước trong Stratix II GX FPGA trong khi hệ thống đang chạy hoặc trong quá trình cấu hình thẻ sau khi lắp tấm nền hoặc khung gầm khác. Điều này cung cấp cho các nhà thiết kế hệ thống sự linh hoạt để tự động thiết lập các mức cân bằng trước và cân bằng thành các giá trị được xác định trước. Ngoài ra, các giá trị này có thể được xác định một cách năng động dựa trên khe cắm mà bảng mạch được đưa vào khung gầm hoặc bảng điều khiển phía sau. Các vấn đề EMI và gỡ lỗi EMI gây ra bởi bảng mạch in tỷ lệ thuận với sự thay đổi dòng điện hoặc điện áp theo thời gian và dòng cảm của mạch. Thiết kế bảng mạch hiệu quả có tiềm năng giảm thiểu EMI, nhưng không nhất thiết phải loại bỏ nó hoàn toàn. Loại bỏ các tín hiệu "kẻ xâm nhập" hoặc "nóng" và gửi tín hiệu với sự tham chiếu chính xác đến mặt đất cũng giúp giảm EMI, sử dụng các thành phần gắn trên bề mặt phổ biến trên thị trường hiện nay cũng là một cách để giảm EMI. Việc gỡ lỗi và kiểm tra các thiết kế bảng mạch PCB tốc độ cao phức tạp ngày càng trở nên khó khăn vì một số phương pháp gỡ lỗi bảng truyền thống, chẳng hạn như đầu dò thử nghiệm và thử nghiệm "giường đinh", có thể không phù hợp với các thiết kế này. Thiết kế tốc độ cao mới này có thể tận dụng công cụ kiểm tra JTAG với lập trình trong hệ thống và khả năng tự kiểm tra tích hợp mà FPGA có thể có. Các nhà thiết kế nên sử dụng cùng một hướng dẫn để thiết lập tín hiệu đầu vào đồng hồ thử nghiệm JTAG (TCK) thành đồng hồ hệ thống. Ngoài ra, điều quan trọng là duy trì chiều dài theo dõi chuỗi quét JTAG tối thiểu giữa đầu ra dữ liệu thử nghiệm cho một thiết bị và đầu vào dữ liệu thử nghiệm cho thiết bị khác.

Thiết kế thành công với FPGA tốc độ cao nhúng đòi hỏi thực hành thiết kế bảng tốc độ cao rộng rãi cũng như hiểu biết vững chắc về các chức năng của FPGA như pin, vật liệu bảng và xếp chồng, bố trí bảng và chế độ kết thúc. Nó cũng quan trọng để sử dụng chính xác pre-hearing và cân bằng của các bộ thu phát tích hợp. Những điểm trên kết hợp lại, thực hiện thiết kế đáng tin cậy có tính sản xuất ổn định. Việc xem xét cẩn thận tất cả các yếu tố này, kết hợp với mô phỏng và phân tích thích hợp, có thể làm giảm khả năng xảy ra bất ngờ đối với nguyên mẫu bảng PCB và giúp giảm căng thẳng cho các dự án phát triển bảng.