Chất nền IC - Các tiến trình cụ thể cho thiết kế con chip IC.

Thiết kế chứng minh cấu tạo

Thiết kế ICC Chip được chia thành thiết kế mặt trước và cuối cùng, thiết kế đầu (also known as logical design) and hậu phương (also known as physical design) is not unified strict boundaries, có liên quan đến thiết kế liên quan đến quá trình là thiết kế hậu phương..

Thiết kế ICC Chip front-end design

1. Đích xác định

Một đặc trưng như một danh s ách đặc trưng, là yêu cầu của khách hàng đến một công ty thiết kế con chip (được gọi là Fabless) bao gồm những nhu cầu chức năng và hiệu suất cụ thể mà con chip phải đáp ứng.

2. Thiết kế chi tiết

Fabless đã đưa ra các giải pháp thiết kế và kiến trúc sụp đổ dựa trên đặc điểm khách hàng và chia các chức năng mô- đun.

Cấu hình HDL

Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog HDL, các công ty công nghiệp đều được sử dụng trong lần sau). các chức năng mô tả dạng mô- đun để miêu tả mã cần đạt, tức là các chức năng thực tế mạng phần cứng được mô tả bằng ngôn ngữ HDL, cấu hình mã RTL (mức chuyển nhượng bộ bộ).

4. Trình Mô phỏng

Mật khẩu mô phỏng là để xác minh sự đúng đắn của thiết kế mã, và tiêu chuẩn để kiểm tra là tiêu chuẩn được phát biểu trong bước đầu tiên. Để xem thiết kế có đáp ứng hoàn hảo tất cả các yêu cầu trong quy định không. Đặc trưng là tiêu chuẩn vàng cho thiết kế đúng đắn, và bất cứ thứ gì không phù hợp với quy định cần phải được t ái thiết kế và mã hóa. Thiết kế và kiểm tra mô phỏng là một tiến trình lặp lại cho đến khi kết quả kiểm tra xác định hoàn toàn phù hợp với tiêu chuẩn. VCD của synopsis, và NC-Verilog of Cadence.

5. KCharselect unicode block name

Mô phỏng sẽ được thông qua và kết hợp logic được thực hiện. Kết quả của sự kết hợp logic là dịch mật mã HDL thành net List. Người máy cần thiết lập các giới hạn, các tiêu chuẩn mà bạn muốn hệ thống tổng hợp đáp ứng theo diện tích định, thời gian và vân vân. Sự tổng hợp logic cần được dựa trên một thư viện hợp cụ thể. Ở các thư viện khác nhau, các khu vực và các thông số thời gian của các tế bào chuẩn cơ bản của các cổng là khác nhau. Do đó, việc chọn thư viện toàn diện không giống nhau, hệ thống tổng hợp trong thời gian, khu vực khác. Thông thường, sau khi tổng hợp xong, cần phải kiểm tra mô phỏng lần nữa (cái này cũng được gọi là hậu-mô phỏng, và cái trước được gọi là chế độ sơ-mô). Thiết kế cho công cụ tổng hợp logic Synopsis.

6. STA

A phân tích thời gian tĩnh cực (STA) phân tích thời gian tĩnh cực (STA): phân tích thời gian tĩnh cực (STA): phân tích thời gian tĩnh cực (STA): kết quả phân tích thời trang tĩnh cực (STA) phân tích thời trang (STA): phân tích thời trang tĩnh (STA): phân tích thời trang (STA): phân tích thời trang (STA): phân tích thời gian tĩnh cực (STA): phân tích thời trang (STA): phân tích thời trang (STA): phân tích định thời trang (STA): phân tích thời trang (STA): phân tích định thời trang (STA): phân tích thời trang (STA): phân tích định thời trang (STA): phân tích thời trang (STA): phân Lúc phân tích thời gian tĩnh cực (STA) phân tích thời gian tĩnh cực (STA) Đây là kiến thức cơ bản của các mạch điện số, một bộ trình bày với hai vi phạm thời gian, không có cách nào lấy mẫu dữ liệu và dữ liệu xuất phát đúng, nên khả năng ghi âm con chip số chắc chắn sẽ gặp vấn đề.

Đang có bản tóm tắt thời gian đầu.

7. Theo kiểm tra dạng

Đây cũng là một phân loại xác thực, kiểm tra cấu trúc trực tiếp (STA is time). Phương pháp thường dùng là kiểm tra độ tương đồng. Dựa vào định kỹ thuật HDL sau khi kiểm tra chức năng, chức năng cung cấp mạng được so sánh để xác định xem nó có tương đương với chức năng không. Điều này được làm để đảm bảo không có sự thay đổi chức năng của mạch vốn được mô tả trong suốt quá trình tổng hợp logic.

Sự hình thành là công cụ của synopsis.

Quy trình thiết kế mặt trận được viết ở đây vào lúc này.. Về mặt thiết kế, Kết quả của thiết kế đầu là dùng mạng cổng ra vào mạch của chip IC..

Thiết kế ICC Chip back-end design

1. DTD

Thiết kế cho thử nghiệm. Những con chíp thường có mạch thử nghiệm tự ráp, và chúng được thiết kế để thử nghiệm tương lai. Một phương pháp chung với DTO là gắn một chuỗi quét vào thiết kế để biến một đơn vị không quét thành một đơn vị quét (ví dụ như bộ trình bày) thành một đơn vị quét. Một số cuốn sách có thông tin chi tiết về DTO, nên dễ hiểu nó bằng cách so sánh ảnh.

Bộ soạn thảo của bộ phận DFS

2. Kế hoạch

Kế hoạch bố trí là đặt mô- đun cơ cấu vĩ đại của con chip và xác định vị trí của nhiều mạch hoạt động khác nhau, như mô- đun IP, RAM, I/O và vân vân. Kế hoạch bố trí có thể ảnh hưởng trực tiếp đến khu vực con chip cuối.

Công cụ là Astro cho synopsis

Ba. CTS.

Người máy của cây đồng hồ, đơn giản là viết, là dây đồng hồ. Do tính năng lệnh to àn cầu của tín hiệu đồng hồ trong con chip số, độ phân phối của nó phải đối xứng với mỗi đơn vị đăng ký, nên đồng hồ từ nguồn đồng hồ đến mỗi máy tính, điểm khác biệt về trễ đồng hồ là tối thiểu. Đó là lý do tại sao tín hiệu đồng hồ phải được điều khiển riêng.

Công cụ CTS, Physical Compler for synopsis

4. Gắn đường

Dây dẫn ở đây là dây nối tín hiệu thông thường, bao gồm dây nối giữa các đơn vị chuẩn khác nhau (các cổng logic cơ bản). Ví dụ như, chúng tôi thường nghe quá trình 0.13um, hay quá trình 90m, thực tế là chiều rộng tối thiểu của các dây kim loại ở đây, mà là chiều dài kênh của ống MOS từ góc nhìn vi.

Đôi mắt Astro

5. Cấu hình thiết lập Tham số

Do sự kháng cự của sợi dây, sự tự nhiên của nhau giữa các đường dây liền kề, khả năng kết hợp bên trong con chip có thể tạo ra nhiễu tín hiệu, nói chéo và phản xạ. Những hiệu ứng này có thể gây ra các vấn đề về độ trung của tín hiệu, dẫn đến sự biến đổi điện tín và biến dạng, và nếu nghiêm trọng, lỗi bóp méo tín hiệu. Rất quan trọng là phân tích vấn đề về tín hiệu nguyên vẹn bằng cách lấy ra các tham số ký sinh và kiểm tra lại.

Bàn phímName

6. Kiểm tra sơ đồ vật

Khi kết thúc hệ thống kết nối của hệ thống cấu trúc vật lý về hệ thống kiểm tra chức năng và thời gian, sự kiểm tra nhiều vật chất, như kiểu biến chứng của phòng thí nghiệm biến đổi v. Schematic, ngắn gọn là hệ thống Bố trí và hợp lý của sơ đồ mạch cổng. DRC (Kiểm tra định vị thiết kế) Kiểm tra định vị, kiểm tra khoảng cách đường, độ rộng của đường dây để đáp ứng yêu cầu tiến trình, ERC (Điều khiển điện lực) Kiểm tra các điều khoản điện tử, kiểm tra mạch ngắn, mạch mở và các vi phạm quy tắc điện tử khác; Và vân vân.

Công cụ vẽ đầu đề

Quá trình hậu hoàn thật cũng bao gồm cả phân tích điện tử và cả dự án DFS cũng như sự thiết kế sản phẩm đang tiếp tục cải tiến, điều không được đề cập ở đây.

Việc kiểm tra kết cấu vật lý là hoàn thành toàn bộ phần thiết kế con chip, và điều sau là sản xuất con chip. The physical bố cục is given as a GDS II fill to a founder, or Foundin, which makes fact circle trên một cái bào xốp silicon, gói chúng và thử chúng, và you get the fact chip you see.

Hồ sơ tiến trình thiết kế con chip

Trong những mối liên kết thiết kế quan trọng của thiết kế con chip, như phân tích thời gian, vẽ sơ đồ, v. d. các tập tin thư viện tiến trình cần thiết. Tuy nhiên, người ta thường không hiểu về tài liệu tiến trình, nên rất khó để tự mình tìm hiểu về thiết kế con chip. Ví dụ, thiết kế bố trí học chỉ là một dự án giấy mà không có một tập tin thư viện biểu đồ tiến trình. Mục tiêu này chủ yếu giới thiệu kiến thức liên quan đến thư viện.

Các hãng sản xuất con chip cung cấp tài liệu tiến trình, nên cần có một sự hiểu biết chung về sản xuất con chip quốc gia và quốc tế. Quốc tế, có những nhà sản xuất lãnh đạo hàng đầu như TSA, Intel và Samsung. Ở Trung Quốc, chủ yếu có SMIC, Thượng Hải Tài Thượng Hải Trung Quốc, Shenzhen Fouser và những công ty khác. Những công ty này cung cấp các tài liệu thư viện nghiên cứu, nhưng tiêu đề là phải hợp tác với các công ty để lấy được, những tài liệu đó là tài liệu bí mật.

Tất cả các tập tin thư viện tiến trình được tạo ra bởi:

1, thư viện tiến trình mô phỏng, chủ yếu hỗ trợ hai phần mềm phổ biến và gSPICE, suffix SCS... Spectre, Lib... dùng hSPICE.

2, phiên bản tương tự của tập tin thư viện bản đồ, chủ yếu cho phần mềm vẽ bản đồ nhịp trống, the suffix tt, DRF.

Ba. Thư viện toàn diện kỹ thuật số kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật kỹ thuật, thư viện cần. Nó được sử dụng chủ yếu cho việc tổng hợp phần mềm DC và phân tích thời gian phần mềm PT.

4. Thư viện bản đồ kỹ thuật số, chủ yếu là phần mềm Điều khiển nhịp bước cho thiết kế và lộ trình tự động, tất nhiên, các công cụ thiết kế và lộ trình tự động cũng sẽ sử dụng thư viện thời gian, tập tin giới hạn hoà hợp, v.v.

kiểm tra bản đồ. Một số hỗ trợ đặc biệt Calibre, và một số hỗ trợ đặc biệt là Dracula, Divya với các dụng cụ kiểm tra bản đồ khác. Mỗi tập tin thư viện có một tài liệu mô tả pdf tương ứng.

Hệ thống thiết kế ngược sẽ dùng các tập tin thư viện 1,2,5, 3 và 4 sẽ không được dùng. Một thiết kế phía trước (một thiết kế phía trước bắt đầu bằng mã) yêu cầu tất cả các tập tin. Các tài liệu tiến trình thuận lợi chiếm một vị trí rất quan trọng trong thiết kế con chip, thiết kế chìa khóa ở mỗi liên kết được sử dụng, cùng với tài sản bí mật của nó, nên rất khó tìm thấy các tài liệu tiến trình đầy đủ trên mạng để học tập cá nhân, có một thiết lập EETOP mở cho tập tin thư viện tập tin để học cá nhân, nhưng cũng có vẻ là chưa hoàn chỉnh.

Bản thiết kế con chip

Sự tổng hợp là gì? Synesis là tiến trình biến đổi/ siêu thị mã RTL-cấp Verilog thành mạch đại diện bởi các đơn vị cấp cổng cơ bản dùng công cụ Thiết kế. Các đơn vị cổng cơ bản là các cổng và cổng, hoặc hoặc các cổng, các hệ thống, v.v. nhưng các thiết bị cổng này đã được tạo thành một thư viện các đơn vị thông thường mà chúng ta có thể gọi trực tiếp bằng phần mềm, thay vì phải tự gọi các đơn vị cổng thành để xây dựng hệ thống điện tử. Đơn giản là, phần mềm Thiết kế không chỉ dịch đoạn mã thành các mạch thật, nhưng nó không chỉ dịch, mà còn là cách tối đa các mạch và giới hạn thời gian để chúng khớp với các yêu cầu hiệu suất chúng tôi đã đặt. Như đã nói, phần mềm bị ép buộc, vậy điều giới hạn đó đến từ đâu? Câu trả lời là, kỹ thuật thiết kế. Mỗi dự án thiết kế con chip sẽ có một quy định dự án được phát triển ở đầu thiết kế con chip, trong các bước thiết kế tổng quát (xem trên). Trong quá trình hòa nhập cần phải xem xét cẩn thận các giới hạn cụ thể. Tổng tiến trình tổng hợp:

1. Quy trình trước tổng hợp

2. Quá trình điều khiển thiết kế;

Ba. Quá trình tổng hợp thiết kế.

4. Quá trình kết hợp.

PS, một điều kiện thiết lập để sử dụng phần mềm Thiết kế là học cách sử dụng các tập lệnh TCL của DC.

Quá trình trước. Phần này chủ yếu gồm việc chuẩn bị các tập tin thư viện (bao gồm thư viện tiến trình, thư viện liên kết, thư viện biểu tượng, thư viện toàn diện) được sử dụng trong quá trình toàn diện, thiết kế các tập tin nhập, và thiết lập các thông số môi trường.

Đặt các giới hạn thiết kế vào quá trình. Phần này chủ yếu là viết tập tin điều khiển bằng tập lệnh TCL của DC. Mục hạn đặc biệt có thể được chia thành ba loại:

A, giới hạn vùng, xác định đồng hồ, giới hạn đường dẫn nhập/xuất;

B (tính chất môi trường) trói tay lái nhập, trói buộc tải xuất, đặt điều kiện làm việc (trường hợp tốt nhất, tiêu chuẩn, tồi tệ nhất) và đặt mô hình tải đường.

C (giới hạn đồng hồ nâng cao), đồng hồ rung, lỗi, sự chậm trễ nguồn đồng hồ, đồng hồ đồng hồ, đồng hồ không đồng hồ, đường dẫn chu kỳ, các loại giới hạn chi tiết.

Quá nhiều cho những ràng buộc. Một tập tin điều khiển kiểu TCL chi tiết chứa hầu hết các hạn chế trên. Có một giới hạn phía sau mô hình.

Thiết lập quy trình tổng hợp. It mainly thiết the Circuit module design planning (for better contribution), the process of Thiết kế Compler comprehensicement opteriation: three electeriation stage, structure level, gate level), the particular process of time sequence analysis and other chi tiết information in the comprehensive process.

Từ sau tổng hợp. Anh nhìn kết quả tổng hợp thế nào? Anh giải quyết thế nào về các vi phạm thời gian? Đó là điều mà quá trình tổng hợp sau. Sau khi tổng hợp xong, qua phân tích của báo cáo tổng hợp, chúng ta có thể biết kết quả của tổng hợp mạch, dựa theo những yêu cầu không đáp ứng, hạn chế, hay thậm chí thiết kế lại mạch. Đặc biệt trong giai đoạn này là một dự báo to àn diện, bởi vì khi viết giới hạn toàn diện của văn lệnh, bạn cần phải xác định giới hạn, đặc trưng là không thể gồm chi tiết tiết như vậy, nên cần một dự báo toàn diện dựa theo đường dẫn thật, sau khi bước này nằm trong mật mã, và thử cùng một lúc, để đại khái ước lượng mạch có phù hợp với yêu cầu. Trong trường hợp này, tiến trình tái hợp tương tự với tiến trình tổng hợp chính thức, nhưng yêu cầu được thư giãn nhiều hơn. Khoảng thời gian đòi hỏi vi phạm thời gian là khoảng 10-15. Điều đó có nghĩa là, không quan trọng nếu 10-15. không khớp với thời gian.

conclusion(iPad.com)

The process of thiết kế con chip rất phức tạp, This article is also a simply thiết kế con chip lại tiến trình lược, phức hợp sẽ không lặp lại.