PCB Teknik - Sinyal tamamlama dava analizi

Sinyal bütünlüğünün çoğu devre kurulu tasarım mühendisleriyle tartışılacak ve sonsuza dek konuşacaklar ve size yüksek hızlı devre tahtalarının ne kadar karmaşık ve tehlikeli tasarlaması olduğunu söylüyorlar. Bu sinyal gecikmeleri tahta düzeyi tasarımın performansını sınırlayacak. Aynı zamanda, bu sorunlar tasarımın gürültüs ünü ve tasarımın monotonik süreklilik prensipini nasıl tehdit edeceklerini ve ciddi sinyal integritet sorunlarını nasıl yaklaştıracağını anlatacaklar. Daha fazla, sinyal kıs ıtlık konuşması ve elektromagnet radyasyonu tasarlanmış devre tahtasının normal operasyonunu ciddiye zarar verecek.

Aynı soru farklı cevaplar alabilir. Eğer hâlâ düşük hızlı devre kurulu tasarımı üzerinde çalışan mühendislerle iletişim kurarsanız, genelde yardımsız göstermek için omuzlarını kırıyorlar. Düşük hızlı devre tablosu tasarımında potansiyel sinyal integritet sorunlarına pasif tepkisinin geleneksel stratejisi tasarım için uygun tasarım sınırlarını formüle etmektir. Bazı özel sinyal kanallarında ciddi sinyal integritet sorunları olduğunda, sinyal kısa konuşma ya da elektromagnet araştırmaları gibi, genelde tasarım mühendislerinin her zaman tasarımın belli bir kısmına ya da bütün tasarımın kendisine ciddi fiziksel sınırları ekliyor.

Bu tür çözüm hâlâ geçici ihtiyaçları yerine getirirse bile tasarım mühendislerinin bunun için yüksek fiyatı ödemesi gerekiyor. Sınır tasarımı genelde son ürün maliyetini arttırır ve ürün performansını sınırlar. Örneğin, tasarım mühendislerinin sinyal tahtası katını arttırması zorlanabilir çünkü belli bir sinyal bağlantısını fark etmek için uygun bir yer bulamazlar. Ancak, bugünkü çok ateşli pazar yarışmasında, maliyetin azaltılabilir mi ve eşsiz ürün performansını sağlayabilecek mi s ık sık ürün başarısız ya da başarısızlığı anlamına gelir.

Son zamanlarda, bilinen bir a ğ ekipmanı teminatçısından bir tasarım mühendisi, Innoveda tarafından geliştirilen bir devre masasında sinyal analizi yapmak için sinyal integritet analizi aracı kullandı. Analiz sonuçları şok edici. Etiket tahtası normalde çalışıyor olsa da, çok ciddi tasarım kuralları devre tahtasının uygulamasına neden oluyor ki, 24 devre tahtası katları sinyal integritet sorunlarından kaçırmak için gerekli 24 devre tahtası katları. Analiz sonuçları tasarımın çok fazla sınırlığını gösteriyor. Aslında devre tablosu tasarımının sadece 8 devre tablosu katına ihtiyacı var ve fark etmesi gerekiyor. Aynı zamanda sinyal bütünlük sorunlarına engel olmayacak. Gelişmiş ürün sadece devre kurulunun üretim maliyetinde iki milyon ABD dolara kadar kazandırıyor.

Çoğu tasarım mühendislerinin sinyal integritet analizi artık yüksek hızlı sistem tasarımının alanında özel bir sorun değil. Sinyal bütünlük sorunlarının gerçek sebebi, sistem saatinin arttığı yerine her zamanki sinyal arttırma zamanı ve sinyal düşürme zamanıdır. IC üreticilerin üretim süreci teknolojisinin sürekli gelişmesi ile, şu anki teknik seviye 0,25um süreci veya daha düşük süreç ulaştı. Olay üretim teknolojisini sürekli geliştirmek için kullanılır. Gelişmiş teknoloji kullanarak geleneksel standart elektronik komponentler üretildiğinde, büyüklüğü daha küçük yapabilir ve aynı zamanda, aygıtın değiştirme hızı daha da arttır. Daha hızlı, sinyalin yükselmesi ve düşmesi zamanı kısa ve kısa olur.

Aslında, her üç yıl yaklaşık, transistor kapısının büyüklüğü yaklaşık %30'a düşürülecek. Bu yüzden transistor'un değiştirme hızı yaklaşık %30'a artırılacak. Sinyal yükselmesi ve düşme zamanının azaltması, geleneksel tasarım sürecinde yüksek hızlı sorunlara ulaşan "potansiyel krize" yoluna ulaşacak. Bu, asla geleneksel tasarım sürecinde yüksek hızlı sorunlara sebep eden bir faktör olarak kabul edilmedi.

Sistem saat frekansiyonunun arttığı yerine hızlı sinyal sınır geçişimin (daha kısa sinyal artma zamanı ve sinyal düşme zamanı) sistem saat frekansiyonu ciddi ve önemli tasarım mühendislerinin devre tasarımı için ciddi ve önemli tasarım zorunlarını getirdiğini neden söyle Çünkü sinyal geçişi relativ yavaş olduğunda (sinyal yükselmesi ve düşme zamanı relativ uzun olduğunda), PCB'deki düzenleme düzenlemesi düzgün bir şekilde ideal bir kabl olarak modellenir, kesin bir miktar gecikme sağlamak için. Funksiyonel analiz için sürücünün çıkışına tüm gecikmeler sürücüsünün çıkışına sıkıştırılabilir ve sürücünün çıkışına bağlı tüm alıcıların giriş terminalleri farklı çizgi bölümlerle aynı sinyali aynı anda izleyecek. Waveform.

Sıfırlanmış gecikme parametre modeli özel simülasyon analizi olmadan devre davranışlarını tam olarak analiz edebilir. Çalışma gösteriyor ki, eğer bir parmağın gecikme faktörü tasarımda düşünülürse, fiziksel gerçekleştirme teorik analizi ve simülasyonuna çok yakın.

Sinyal daha hızlı değiştirirken (sinyal yükselme zamanı ve düşme zamanı kısayılır), devre tabağındaki her bölüm ideal bir telden kompleks bir transmis çizgisine dönüştürüler. Bu sırada, sinyal bağlantısının gecikmesi artık sürücünün çıkış sonunda sıkıştırılmış bir parametre model in in yolunda modellenmeyecek. Bu zamanlar aynı sürücü sinyali kompleks bir PCB bağlantısını sürükleyince, birlikte elektrik bağlantısı olan her alıcı üzerinde alınan sinyaller farklıdır. Tüm PCB bağlantısının sinyal gecikmesi sadece PCB bağlantısı bölümlerinin sinyal gecikmesi için ayrılması gerekiyor, ancak her PCB bağlantısı bölümündeki farklı yayım hattı etkisinin karşılaştırılması dikkatli olarak düşünmeli. Yüksek hızlı etkileri yüzünden tasarım mühendislerinin kompleks PCB bağlantılarının sinyallerini tahmin etmesi zor. Bu yüzden, her alıcının girişinde sinyalin gerçek gecikmesini belirlemek için yayınlama hattı analizi gerekiyor.

Çalışma deneyimlerinden bilinir ki, transmis satırının uzunluğu 1/6'dan daha büyük olduğunda sürücünün yükselmesi veya düşüşü zamanına uygun uzunluğu ile ilişkilendiğinde, transmis satırının etkinliği ortaya çıkacak. Örneğin, tasarımda kullanılan komponentlerin yükselmesi zamanının 1ns olduğunu ve PCB bağlantı çizgisindeki sinyal transmisi hızı 2ns/ft olduğunu varsayılırsa, bağlantı çizginin uzunluğu 1 in ç aştığı sürece, transmis çizginin etkileri görünecek, olasılıkla yüksek hızlı döngü problemleri görülebilir. Açıkçası, tahtadaki tüm kabloların uzunluğu 1 inç daha az. Birkaç devre tahtası var. Bu anlama dayanarak, tasarım mühendislerinin 1'lerin yükselen zamanıyla komponentlerle tasarlayarken yüksek hızlı sorunlara karşılaşacağını düşünebilir.

IC süreci teknolojisinin sürekli güncellenmesiyle, yukarıdaki sorunlar daha kötüleşiyor ve daha kötüleşiyor.

Bugünün sistem tasarımında, 1 ns'in yükselmesi zamanında aygıtlar geçmişin bir şey oldu. Bilgisayar tasarımı mühendisleri, 400MHZ'den fazla saat hızı ve 100MHZ'den fazla otobüs operasyon frekansiyonu sağlayacak kompleks bir sistem tasarımı için 0,5 ns yüksek performans işlemcileri kullanıyor. Bu tasarım mühendislerinin çoktan yüksek hızlı devre tasarımında tecrübeleri var. Bu yüzden hızlı tasarımın özel sorunlarını düşünecekler. Ama hızlı tasarım sorunları daha popüler oldu. Tasarım mühendisleri, 0.25 proses teknolojisi veya diğer standart komponentleri yeni ürünleri tasarlamak için yeni bir nesil FPGA aygıtlarını kullandığı sürece, bu yüksek hızlı sorunlar sayılır. Eğer bazı tür yüksek hızlı analiz gerçekleştirilmezse, tasarlanmış sistem düzgün çalışmak zor.

Tasarımdaki saat frekanslarının sürekli hızlandırması yerine sinyal değişiklikleri, tasarım ortamına kötüleştirmeye yol a çar: küçük ve küçük tasarım hata toleransları ve tasarımın altı farklılıkları potansiyel problemlere yol açar. Son zamanlarda bilinen bir Amerikan makine görüntü sisteminde yaşan an bir olay bahsetmeyeceğim. Bu, Amerika'daki makine görüntü sistemlerinin (görüntü keşfetme sistemlerinin) bilinen bir üreticidir. Son zamanlarda devre tablosu tasarımcıları çok garip bir fenomenle karşılaştı. 7 yıl önce başarıyla tasarlanmış, üretilmiş ve pazara yerleştirilmiş bir ürün çok stabil ve güvenilir çalışabilir. Ancak, son zamanlarda üretim çizgisinden çıkan bir ürün sorunları var ve ürün doğru çalışmıyor.

Bu 20 MHz sistem tasarımı. Yüksek hızlı tasarım sorunlarını düşünmek gerekmiyor gibi görünüyor. Tasarım değiştirmesi yok ve kullanılan komponentler orijinal tasarım şartları ile uyumlu. Tasarım mühendisi çok karışık hissediyor: Sistemin neden başarısız oldu? Hiçbir tasarım değişikliği olmadan, üretim orijinal tasarımdaki aynı elektronik komponentlere dayanılır. Tek fark şu ki, kullanılan elektronik komponentler miniaturizasyon ve daha hızlı ulaştırıldı. Bu, bugünkü IC üretim teknolojisinin s ürekli gelişmesi yüzünden. Sistemin başarısızlığına neden geldi?

Gerçekler sistemin başarısızlığının yeni cihaz süreci teknolojisi tarafından tanıtılan sinyal integritet sorunlarına sebep olduğunu kanıtladı. Bu sorunlar orijinal sistemdeki tasarım mühendisi tarafından karşılaştırılmamış ve görünmek gerekmiyor. Sinyal bütünlük sorunları farklı şekilde ifade edilebilir. Zaman sorunları her zaman önce gelir. Sinyal yükselmesi ve düşme zamanı ilk olarak tasarlanmış sistemde zamanlama sorunlarına sebep olacak. İkinci olarak, yayılma hattı etkisinden sebep olan sinyal oscilasyonu, sinyal a şağılığı ve ateş edilmesi, hepsi tasarlanmış sistemin hata toleransi ve monotonik için büyük bir tehdit yaratacak. Yavaş sistemlerde, bağlantı gecikmeleri ve sinyal oscilasyonları sık sık tasarım mühendisleri tarafından görmezden gelir, çünkü transmis hattı etkisinden sebep olan sinyal oscilasyonları yavaş sistemlerde stabilize etmek için yeterince zamanı vardır. Fakat sinyal atlamaların sürekli hızlandırması ve sistem saat frekansiyonunun sürekli gelişmesi ile, aygıtlar arasındaki sinyal transmisi ve saat kontrolü için hazırlanma zamanı çok kısayılır. Sorunun ağırlığı aniden arttı ve başarısızlığın ihtimali de hızlı arttı.

Yüksek hızlı devrelerin bazı sorunları pek ciddi değildir, diğerleri de katastrofi. Örneğin, gönderme hattındaki sinyalin arka ve ön tarafından oluşturduğu sinyal oscilasyonu (çoklu saat kontrolü) aletin yanlış tetiklemesini neden olabilir. Sinyal, sinyal refleksiyonu yüzünden önemli olarak, zamanlama hatalarını sebep eder ve komponentleri bile hasar edebilir. Sinyalin yükselmesi zamanından sonra, sinyaller arasındaki kısıtlık çok önemli bir sorun oluyor. Crosstalk genelde yüksek yoğunlukta devre masası tasarımlarında oluşur. Aynı zamanda sinyal çok hızlı atlar ve karışık konuşma yapılması için çizgiler arasında çift yapmak çok kolay. Sinyal yükselmesi zamanı 1'den az olduğunda, sinyaldeki yüksek frekans harmonik komponentler kesiş konuşması için yakın sinyal çizgilerine kolay bağlanır. Bu yüzden, devre tahtasında çok yüksek hızlı bir bağlantı sinyal çizgileri varsa, bu sistem bu konuda problemlere bağlı olur. Yüksek hızlı aygıtların durumu, sinyalin yükselmesini 0,5'den az yapar, tasarlanmış sistemdeki daha fazla sorunlara yol açar: güç sisteminin stabillik sorunları ve elektromagnet araştırması (EMI) sorunları. Veri otobüsünün aynı zamanlı veri değişikliklerinin frekansiyeti çok yüksek olduğunda, güç sisteminin stabiliyeti olabilir, bu da güç uçağında büyük fluktuasyonuna ve fluktuasyonuna yol açar. Sistemdeki referens uçağındaki büyük fluktumalar ve fluktumalar tasarımdaki sinyali etkileyecek. Bu tür sistem tasarımı, en mantıklı elektrik sistemi çözümleme stratejisinin enerji sistemi tasarımının ve seçiminin dikkatli planlaması gerekiyor. İkisinin yakın kombinasyonu güç sisteminin stabiliyetini sağlamak için anahtar. Hızlı sinyaller de radiasyona daha yakın, bu yüzden EMI tasarım mühendislerinin dikkatini daha fazla artıyor ve yeni tasarımlarda düşünmeli önemli bir aspekt oldu. Özellikle bugünkü elektronik ürünlerin sanayinin birçok kurallarına karşı çıkması gerekiyor.

Ne yazık ki, düşük hızlı sistem tasarımında, düşük sinyal yükselmesi zamanının sebebi olan potansiyel krizin dizayn mühendislerinin sık sık üstüne alınmıştır. Çünkü tasarım mühendisleri sinyal bütünlük analizi yapmak istemiyor, ama mümkün olduğunca kaçırmak istemiyor. Gerçek tehlike, sinyal bütünlük sorunları hala açık olduğunda işlemek için birçok devre tahtası gönderilmesi. Aynı zamanda, sinyal bütünlük sorununun önlenemezliği sebebi, sinyal bütünlük sorunu işlemli devre tahtasının son sınavında ortaya çıkamayabilir ve ürün sonu kullanıcıya gönderdiğinde sinyal bütünlük sorunu görülebilir. Eğer ürün kullanıcı sitesinde başarısız olursa, sorunun teşhisi ve çözümü çok zor olacak. Gerçek riski de yüksek NRE (bir kere mühendislik maliyeti) maliyetlerinde bulunuyor. Her devre tablosu ürün tasarımı üreticisi ürün hayat döngüsünde tüm NRE masraflarını paylaşır. Devre kurulu tasarlanmış ve üretildikten sonra, tahmin edilemez yüksek hızlı sinyal integritet sorunları yüzünden tasarım tekrarlamaları NRE maliyetini hızlı arttıracak.

Elektronik ürün tasarımı ve üretim alanında çok bilinen bir aksiyon var: tekrarlayan çalışma maliyeti tasarım a şamasından üretim aşamasına kadar arttırır ve ürün sonraki kullanıcı alanına dağıtıldığında bu tekrarlayan çalışmanın maliyeti daha yüksek olacak. Bu yüzden, tasarım ve üretim sürecinde normalde çalışabilen herhangi bir tahta seviyesi tasarımı, eğer kullanıcı sitesine gönderildikten sonra ürün ile bir sorun olursa tasarım mühendislerinin geleneksel hızlı tasarım alanındaki problemi bulacağı ve çözeceğine karşılaştırılacağı ve önümüzde yüksek hızlı tasarım alanına karşılaştırılacağı beklenmesi ile, ürün geliştirmesi geliştiril Bu maliyetler sadece büyük bir süre tekrarlayan çalışma yüzünden doğrudan yüzleştirilmiş büyük maliyetler dahil değil, aynı zamanda kullanıcı rahatsızlığı ve güveniliğin kaybını gösteriyor. Yukarıdaki sorunlar, üretim sürecine girmesini engellemek için herhangi bir tahta seviyesi ürünlerinin geliştirme döngüsünde yeni bir adım girmesini istiyor. Yıllardır, ASIC tasarım mühendisleri iyi bir alışkanlık oluşturdu. Anlaşma anlaşmasının bir parçası olarak, ASIC tasarım mühendisi tasarımın tamamını sağlamak için ASIC üreticisi ile tasarımın "İmzalamasını imzalamalı. . Özel çip geliştirme sürecinde, NRE'nin yatırım maliyeti yüzlerce bin dolar kadar yüksek olabilir. IC üretimi ve işleme yapımcıları, her dizaynın kendi maliyetlerinin girişini, haklarını ve görevlerini korumak için "altın versiyonu" simülatörünün testlerini geçirmesi gerektiğini çok istiyor. Ayrıca, "imza kabul etmesi" adımını etkili olarak tasarımcıları ve işleme üreticilerini koruyor ve sınırlar. Sadece IC işleme üreticilerinin müşterileri için kaliteli ve yüksek kaliteli aygıt üretimlerini üretmesi gerekmez, ama aynı zamanda IC tasarım mühendislerinin daha standartlaştırılması için daha gerekli tasarlaması gerekmez, tasarlanmış aygıtların yüksek üretilebilirliği vardır. Devre tahtası tasarımı ve işleme üreticileri için, yüksek hızlı devre tasarımının Sign-Off (devre tahtası işlemek için gönderilmeden önce sinyal integritet doğrulaması) eşit önemlidir. Normal tasarım sürecinde bir adım olarak, yüksek hızlı sinyal integritet denetim araçları her masa seviyesi tasarımı için analiz ve doğrulama için kullanılır (tasarımın saat hızına rağmen). Tasarım mühendisinin tasarımın sinyal integritet sorunlarının tasarımın üretim sürecine göndermeden önce çözülmesini sağlamalı. Bu yüzden tasarım mühendislerinin tasarladıkları ürünlerin daha iyi kalite güvenliği olduğuna emindirler. Tasarlanmış ürün son kullanıcı sitesine gönderildikten sonra, beklenemez sinyal bütünlük sorunları artık ortaya çıkmayacak. Gelecekte tasarım mühendislerinin, tasarım sürecinde sinyal integritet sorunlarını çözmek için uygun tasarım sınırlarını ekledikleri konusunda endişelenmeye gerek yok, ya da tasarım sürecinde anahtar yüksek hızlı sinyal çözüm sorunlarına odaklanmak için her çabalarını yaptılar. Dört tahtası düzenlemesinden sonra sinyal integritesinin imzalaması bu riski ve mühendislerin endişelerini silebilir.

Simülatör hangi tür sinyal integritet analizi ve Sign-Off'un doğrulaması için en iyi çözümü sağlayabilir? Bir ideal simülatör, devre masasında sadece özel sinyal çizgilerini analiz etmek yerine, bütün masayı ya da sistemi aynı zamanda çoklu devre tahtalarından oluşan bir sistemi analiz edebilir. Hız da çok kritik bir faktördür, ve doğru sinyal integritet analizi tamamlamak çok önemlidir. SPICE tabanlı sinyal integritet analiz motorlarında yeterli analiz doğruluğu var, fakat analiz kurulması uzun zaman alır ve analiz daha yavaş çalışır, bu tür araç pratik değil.

"Altın versiyonu" simülatörü dağıtım hatının doğru bir iç modeli de sağlayabilir. Sinyal yükselmesi ve düşme zamanı azaltılması ile, birçok sinyal integritet analizi motorların kullanıldığı ideal kaybısız transmis satırı modeli analizi doğruluğun ihtiyaçlarına daha fazla uyuyamaz. Bu sırada, yayın hattı gerçek kaybeden bir yayın hattı modeli olarak modellenmelidir. Aynı zamanda, sinyal integritet sorununun çözümünü kolaylaştırmak için geniş ve detaylı bir analiz raporu sunulmalı ve özel komponentleri veya özel bağlantı çizgilerini belirtmek için uygun ve detaylı olabilir. Sinyal bütünlüğünün ihlali. Sonunda, böyle bir araç, mühendislere daha uygun bir sistem topoloji, bağlantı terminal eşleştirme tasarımı ve sürücü/alıcı seçimini tanıma yardım etmek için güçlü bir "What-If" analiz fonksiyonu olmalı.

Ayrıca bu araçlar, güç uçağı analizi, tasarımı ve elektromagnetik radyasyon gibi kompleks sorunları çözmek için yeterli kapasiteler olmalı ve ikisinin arasındaki ilişkileri açıklıp kompromisyonla en uygun çözüm bulabilirler. Son ama en azından bu tür araçlar en gelişmiş modelleri desteklemeli, çünkü son analiz sonuçları en sonunda analize kullanılan modellere bağlı.

Düzenleyici olarak tasarım mühendislerinin yerleştirme ve rotasyonu uyguladığında yüksek hızlı sorunları azaltmak için uygun stratejileri kabul etmesini umuyorlar. Yüksek hızlı tasarım metodolojisinin uygulaması, şüphesiz ürünlerin tasarımının pahalı etkinliğini büyük bir şekilde geliştirir: sinyal integritet analizi, ürünlerin geliştirme döngüsünde yerleştirmeden ve yönlendirmeden önce planlama sahnesinde gerçekleştirilir. EDA teknolojisinin yeni nesili, pahalı tasarım tekrarlarını azaltmaya yardım etmek için sınırlı yerleştirme ve yönlendirme metodlarını kullanır. Örneğin, Innoveda'nın ePlanner aracı tasarım mühendislerinin PCB topolojisinin prototipini, tasarımı sonraki düzenleme ve yönlendirme sürecine geçmeden önce düşünmesini sağlar. Örneğin, ePlanner aracı grafiksel tasarım uzay keşfetmesi ve bağlantı planlaması ve tasarım çevresini sağlar. Bu çevrede tasarım mühendislerinin yüksek hızlı sinyal stratejilerini keşfetmek için "What-If" analizi uygulayabilir ve a şağıdaki rotörler için bir rotör oluşturur. Analiz sonuçlarına dayanan mantıklı tasarım kuralları.

Uzun zamanlı bir perspektifden gelecekte yüksek hızlı tasarımın en iyi çözümü tasarım döngüsünde mümkün olduğunca erken sinyal integritet analizi yapmak ve sinyal integritet analizi tasarımla sıkı olarak integre etmek. Ancak, şu anki durum hakkında, en azından yüksek hızlı tasarım Sign-Off (devre kurulu üretilmeden önce sinyal integritet doğrulaması ve testi) her devre kurulu tasarım sürecinde standart olmalı. Adım.