PCB Blogu - PCB masasında FPGA'nin sesli analizi eşzamanlı değiştirme

Açık PCB tahtası,FPGA'nin aynı zamanda değiştirme sesi analizi için, Bugünkü CMOS teknolojisi tek bir FPGA aygıtının çoklu I olmasını s a ğlar./O arayüzleri. Meanwhile, son yıllarda, Düşük enerji tüketimi yüksek hızlı bir konsept olarak başladı./O arayüzleri. Elektrik tüketimini azaltmak için etkili bir yol voltajı azaltmak., Ve voltaj düşürmesi, ben tarafından izin verilen daha küçük bir ses marginine ulaşacak./O arayüzü. Bu yüzden..., it is imperative for FPGA users to quantify system-Seviye synchronous switching noise (SSN) in the context of chips, paketler, ve PCB. Bu makale SSN'e sistematik bir tanıtım sağlıyor., FPGA çıkış buferinden sebep olan SSN'e odaklanmış. This noise is commonly referred to as synchronous switching output noise (SSO) and is distinct from SSN due to input buffering. Bu kağıt sistem seviyesi SSO'nun sebeplerini tanıtır ve hiyerarşik sistem seviyesi SSO modelleme metodu öneriyor.. Ayrıca SSO modelinin frekans ve zamanlı alanın ölçümlerinde nasıl bağlantılı olduğunu açıklıyor., ve birkaç tane PCB tahtası SSO'yu azaltmak için tasarlama metodları.

The formation mechanism of system-level SSO
A PCB tahtası FPGA ile aktif devreler içeren bir wafer bölümüne bölünebilecek kompleks bir sistemdir., İzlerini destekleyen kapsamlı tutuklar olan bir paket bölümü, Dışarı dünyaya FPGA'nin bağlantılarını sağlayan bir devre tahtası bölümü . Böyle sistemlerde, Çip içindeki ses özelliklerini anlamak zor.. Bu yüzden..., FPGA ile bağlantılı PCB izlerinin yakın ve uzak sonlarında. There are two main factors that cause SSO: the impedance of the power distribution network (PDN) and the mutual inductive coupling between switch I/Os. Sistem görüntüsünden, bir PDN wafer seviyesi içerir, package-level, CMOS devrelerini toplam güç alan tahta seviyesi komponentleri. CMOS çıkış sürücü devrelerinin belli bir sayısı aynı anda çalıştığı zaman, Büyük bir akışın, hemen PDN'in etkileyici devre elementlerine yayılacak., delta-I voltaj düşürmesine sebep oldu.. Arayüz bağlantı yapıları parazitik incelemeleri oluşturur, Toplu ağ seri paketleri ve güç vialları üzerindeki güç çözücü topları gibi PCB tahtası. Bu hızlı değiştirme akışı da enerji arasındaki radial elektromagnet dalgalarını heyecan verir./Yer uçağı çift, uçak kenarından PCB tahtası, gücün arasında/Yer uçakları, voltaj fluktumalarını.

SSO'nun başka bir önemli sebebi birbirinden etkileyici bir bağlantıdır., özellikle çip paketinin kenarında/PCB tahtası. Çip BGA paketi üzerindeki solder topları ve PCB üzerindeki viallar sıkı bir çeşit yönetici yapısına ait.. Her I./O çözücü topu ve buna uyuşturucu PCB tahtası Yer çöplücü topu ve topu yakınında kapalı bir döngü oluşturmak üzere. Çoklu durumda/O portlar aynı anda değişir., geçici/O akışlar bu sinyal dönüşünü araştırır.. Bu geçici.../O sırada, yakın sinyal döngülerine giren zamanlı değişikli manyetik alanı oluşturur ve voltaj sesini industri eder..
SSO modeli SSO'nun temel formasyon mekanizmasını. Şekil 1, PCB'de SSO'yu tahmin etmek için katlı bir modeli gösteriyor.. Vafer'te., İhtiyacı olan şey, enerji ve sinyal çizgileri sınırlı karmaşıklığa sahip bir çıkış buferi modeli oluşturuyor.. Gözlemde, Basitlek için, PDN modeli ve sinyal bağlama modeli modelleme araçlarını kullanarak ayrı olarak alınabilir., Ancak PDN ve sinyal birleşme modeli arasındaki etkileşim dikkatli olarak düşünmeli. Bu iki model köprü olarak hareket ediyor., Çift paketinin ve çip paketinin çevresinde çıkış buffer modelini bağlıyor PCB tahtası- solder topu tarafındaki seviye modeli. PCB'nin PDN modeli genellikle güç içeriyor./toprak uçakları ve/onların üzerinde kapasiteleri, PCB'nin sinyal bağlama modeli, farklı sinyal katlarının üzerinde sıkı bir dizi çizgi ve hafif bir sinyal izleri içeriyor. . Bu ikisinin etkileşim etkisi PCB tahtası- seviye modelleri PCB tahtası tablo aracılığıyla, Buradan geliştirilen kısıtlık konuşması PDN modelinin sesini getiriyor., Delta-I gürültüsü benden aşağılanıyor./O sinyal kalitesi. Bu hiyerarşik modelleme yaklaşımı bu karmaşık sistemler için hesaplama etkiliğini geliştirmek için simülasyon doğruluğunu mantıklı tutuyor..

Sonraki, ve Bastırılmış devre tahtaları FPGA ile ekipmanlar, SSO üretim mekanizmasına dayanan SSO'yu azaltmak için iki temel tasarım metodu.
1. Design method to reduce inductive coupling
The simulation results show that the inductive coupling at the chip package/PCB arayüzü, SSO dalga formundaki yüksek frekans örneklerine neden olan suçlu.. T. boyutlu bir sinyal d önüşü, yakın bir yerde sinyal ve bir yerden oluşur.. Bu dönüşün büyüklüğü induktif bağlantının gücünü gösteriyor.. I'nin bölgesi daha büyük/O rahatsız edici döngü, Yaklaşık rahatsız edilen döngü içine girmek oluşturulmuş manyetik alanın. Daha büyük rahatsız edilen bölgeyi/O sinyal dönüşü, diğer tarafından rahatsız edilmesi daha kolay./O loops. Bu yüzden..., hızlandırma ve parameter t'i azaltmak için, daha ince kullanımına dikkat vermelidir. PCB tahtasıtasarımda, ve anahtarı/İyi. PCB tahtası daha derin sinyal katından çekilmeli. Aynı zamanda, tasarımcılar benim arasındaki mesafeyi kısayarak/O vias ve toprak vias. Tasarımcı özellikle bir çift bağladı./Yer uçağına ve VCCIO uçağına, rahatsız edilmiş pinlere ve rahatsız edilmiş pinlere uygun sinyal dönüş alanını azaltmak için O parçalar. Bank1'de, pin AF30, rahatsız edilen. FPGA tasarımında, 6 pins W24, W29, AC25, AC32, AE31 ve AH31 logik "0" olarak ayarlanmak için programlanır., ve yeryüzü uçağıyla bağlantılı PCB tahtası vias. Beş pins U28., AA24, AA26, AE28 ve AE30, programlama ve VCCIO uçağı ile bağlantılı "1" logik olarak ayarlanır. PCB tahtası. Diğeri 68./O portlar 10 MHz'de eyalet değişiklikleri altında, bu yüzden, araştırmaları oluşturup. Karşılaştırma için, I./Os W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 ve AE30 Bank2'deki VCCIO pins olmak için programlanmıyor., Ama boş kaldılar., diğer 68'i her birine/O hâlâ aynı anda kapatılıyor ve kapatılıyor.. Deneysel testiler, Bank1'deki AF30'un kaynağının 2. Banka'daki G30'a karşılaştığı yüzde 17'e düşürüldüğünü gösteriyor., ve güç sağlığı da %13'e düşürüldü.. Simülasyon sonuçları da bu gelişmeyi doğruladı.. Programlanabilir toprak pinlerinin varlığından beri rahatsız edici d öngü ve rahatsız edilen döngü arasındaki d uzağını kısaltır., SSO'nun azalmasını bekliyor., Görüntü 2'de. Ama..., geliştirme sınırlı çünkü çip paketindeki sinyal döngü alanı azaltılamaz.

2. Reduce PDN impedance through reasonable tasarlama
The impedance between VCCIO and ground pins at the interface on the PCB is an important criterion for evaluating the PDN performance of an FPGA chip. Bu girdi impedansı etkileyici açıklama stratejilerini kullanarak ve daha ince güç kullanarak düşürülebilir./Yer uçağı çift. Ama..., Etkileyici bir yöntem, VCCIO solucu toplarını VCCIO uçağına bağlayan güç vialarının uzunluğunu kısaltmak.. Ayrıca, Gücünü kısayarak, yakın toprakla oluşturduğu dönüşü de kısayar., Çeviri rahatsız etmek için daha az mantıklı yapıyorum./O dönüş durumu değişiklikleri. Bu yüzden..., tasarım, PCB'nin en üst katına yakın VCCIO uçağını ayarlamalı..


Bu makale, aynı zamanda bir ses simülasyonu değiştirme analizi sağlıyor. PCB tahtası FPGA ile. Analiz sonuçları, paket ve PCB ve PDN impedance dağıtımın arayüzündeki karşılaştırma konuşması paketin ve PCB arasında iki önemli sebep olduğuna gösteriyor.. Düzeltme modelleri yardım etmek için kullanılabilir PCB tahtası tasarımcılar SSO'yu azaltır ve daha iyi başarılar PCB tahtası design. SSO'yu azaltmak için birkaç yöntem de kağıt içinde. Aralarında, Sinyal katlarının mantıklı kısmı ve programlanabilen toprakların tam kullanımı/Güç pinler, etkileyici karışık konuşmalarını düşürmeye yardım edebilir. PCB tahtası level, VCCIO'yu daha derin bir konumda düzenleyerek PCB tahtası Bölüm de PDN impedansı düşürebilir..