IC Alttrate - IC çip tasarımı için özel süreçler nedir?

IC Chip Tasarım İşlemi

IC Chip tasarımı ön taraf tasarımı ve arka taraf tasarımı, ön taraf tasarımı (hem logik tasarım olarak bilinen) ve arka taraf tasarımı (hem fizik tasarım olarak bilinen) birleştirilmiş sıkı sınırlar değildir. Bu süreç ile alakalı tasarım arka taraf tasarımıdır.

IC Chip tasarımı ön taraf tasarımı

1. Özellikle formülasyon

Şifreler listesi gibi bir çip belirlenmesi, bir müşterinin bir çip tasarımı şirketinin (Fabless denilen) istemesidir. Bu çip'in yerine getirmesi gereken özel fonksiyonel ve performans ihtiyaçlarını dahil ediyor.

2. Detaylı tasarım

Fabless müşterilerin özelliklerine dayanan tasarlama çözümleri ve uygulama mimarları ve modül fonksiyonlarını bölüyor.

3. HDL kodlaması

Yazılım tasvir dilinin kullanımı (VHDL, Verilog HDL, endüstri şirketleri genellikle son modüllerde kullanılır) yapılacak kodu tanımlamak için modül fonksiyonları, yani gerçek donanım devreleri fonksiyonları HDL dilinden, RTL (kayıt aktarma seviyesi) kodu oluşturulması ile tanımlanır.

4. Simülasyon doğrulaması

Simülasyon doğrulaması kodlama tasarımın doğruluğunu doğrulamak ve doğrulama standarti ilk adımda formüle edilen belirlenmesidir. Tasarımın belirlenmesindeki tüm gerekçelerin tam olarak uyguladığını görmek için. Bu belirlenme doğru tasarım için altın standarti ve belirlenmesine uygun her şeyin yeniden imzalanması ve kodlaması gerekiyor. Tasarım ve simülasyon doğrulaması, doğrulama sonuçları belirtilenlere tamamen uyumlu gösterene dek tekrarlı bir süreçtir. VCS of Synopsys, and NC-Verilog of Cadence.

5. Mantık sintezi - Tasarım Kompilatörü

Simülasyon doğrulaması geçildi ve mantıklı sintez gerçekleştirildi. Mantık sintezinin sonucu HDL kodunu netList'e çevirmek. Sentez, bölge, zamanlama ve bunların üzerinde bulunmasını istediğiniz kriteriler, sınırları ayarlaması gerekiyor. Mantık sintezi özel bir sintez kütüphanesine dayanılması gerekiyor. Farklı kütüphanelerde kapı devresinin temel standart hücresinin alanı ve zamanlama parametreleri farklıdır. Bu yüzden, bütün kütüphanenin seçimi aynı değil, zamanlama içinde integral devre, bölge farklı. Genelde, sintez tamamlandıktan sonra, bir simulasyon doğrulaması tekrar gerekiyor (buna da post-simulasyon denir, ve öncekisi önceki simülasyon denir). Logik sintez aracı Synopsies için Kompiler tasarlayın.

6. STA

Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) : Statik Zaman Analizi Statik Zaman Analizi (STA): Statik Zaman Analizi (STA): Statik Zaman Analizi (STA) : Statik Zaman Analizi (STA) . Bu dijital devrelerin temel bilgileri, bu iki zamanlama ihtilafı ile bir kayıt, verileri ve çıkış verilerini doğrudan örnek almanın yolu yok, kayıt tabanlı dijital çip fonksiyonu kesinlikle sorunları olacak.

STA aracı Synopsys Prime Time'ı var.

7. Formal doğrulama

Bu da sintezleştirilmiş a ğ listesini fonksiyonel olarak doğrulayan bir teste kategorisi (STA zamanında). Genelde kullanılan metod eşittir kontrol. Funksiyonu doğrulamadan sonra HDL tasarımını referans olarak alırken, işlemsel olarak eşit olup olmadığını belirlemeye karşılaştırılır. Mantık sintez süreç sırasında ilk olarak HDL'de tanımlanmış devre fonksiyonunun değişikliği olmamasını sağlamak için yapılır.

Formalitet Formalitet Synopsies'in aracı.

Ön ön dizaynın süreci zamanında burada yazılır. Tasarım konusunda, ön taraf tasarımın sonucu IC çipinin kapı netmetre devresini almak.

IC Chip tasarımı arka sonu tasarımı

1. DFT

Test için tasarlama. Chips s ık sık test devreleri in şa ediyor ve DFT'ler aklında gelecek testlerle dizayn ediliyor. DFT'nin ortak bir yaklaşımı tasarıma tarama zincirini (bir kayıt gibi) tarama birimi (bir kayıt) olarak dönüştürmek için tasarıma girmek. Bazı kitaplar DFT hakkında detaylı bilgi var, bu yüzden resimleri karşılaştırarak bunu anlamak kolay.

DFT araç Synopsyonlarının DFT Kompilatörü

2. FloorPlan

Düzenleme planı, çipinin makro birimi modülünü yerleştirmek ve farklı fonksiyonel devrelerin yerleştirmesini genel olarak belirlemek, mesela IP modülü, RAM, I/O pinleri ve bunlar gibi. Düzenleme planı son çip alanına doğrudan etkileyebilir.

Synopsy için Astro aracı

3. CTS

Saat Ağacı Sintezi, basit olarak yazılır, saat düzenlemesi. Dijital çip'deki saat sinyalinin küresel komut fonksiyonu yüzünden, dağıtımı her kayıt birimi için simetrik olmalı, böylece saat kaynağından her kayıt için saat gecikme farkı en az. Bu yüzden saat sinyalleri ayrı olarak bağlanması gerekiyor.

CTS aracı, Synopsies için Fiziksel Kompilatör

Buradaki düzenleme, çeşitli standart birimler arasındaki düzenleme (temel mantıklı kapılar) de normal sinyal düzenlemedir. Örneğin, genelde 0,13um süreç veya 90nm süreç duyuyoruz. Aslında buradaki metal sürücünün en az genişliğini duyuyoruz.

Astro aracı Synopsies

5. Parazitik parametre çıkarma

Tel kendisine dirençliği yüzünden, yakın teller arasındaki, çip içindeki birleşmiş kapasitesi sinyal sesi, karıştırma ve refleks üretebilir. Bu etkiler sinyal integritet sorunlarına sebep olabilir, sinyal voltaj fluksiyonlarına ve değişikliklere sebep olabilir ve ciddi ise sinyal bozulma hatalarına sebep olabilir. Parazitik parametreleri çıkarmak ve tekrar doğrulamak için sinyal integritet sorunu analiz etmek çok önemli.

Araç Synopsis Yıldız-rCXt

6. Fiziksel düzeni kontrol et

Funksiyonun ve zamanlama doğrulamasının fiziksel düzenlemesinin tamamlanmasında, LVS (Layout Vs Schematic) doğrulaması kısa sürede kapı seviyesinin devre çiziminin karşılaştırma doğrulaması gibi birçok öğelerin doğrulaması ve mantıksal sintezi oluşturulmasıdır; DRC (Tasarım kuralı Kontrol) : Kural Kontrol Tasarım, Çizgi Boşluğunu Kontrol, İşlemin gerekçelerini uygulamak için çizginin genişliğini kontrol et, ERC (Elektrik Kural Kontrol) : Elektrik Kural Kontrol, Kısa devre kontrol et, devre aç ve diğer Elektrik Kural Şirketleri; Pekala.

Synopsies Hercules için araç

Gerçek sonun süreci de devre enerji tüketiminin analizi ve DFM (Yapılandırabilir tasarımı) sorunları dahil ediyor. Yapılandırma süreci geliştirmeye devam ediyor ve bu konuda bahsetmeyecek.

Fiziksel tasarımın doğrulaması bütün çip tasarımın tamamlamasıdır. Sonraki çip üretimi. Fiziksel düzenleme, GDS II dosya olarak bir Foundry veya Foundry olarak verilir. Bu, silikon waferinde gerçek devreler yapar, paketler ve testler yapar ve gördüğünüz gerçek çip alırsınız.

Chip tasarımı için işlem belgeleri

Çip tasarımının önemli ilişimlerinde, sintez ve zamanlama analizi gibi, dizim çizimi ve benzer, kütüphane dosyalarını işlemek gerekiyor. Ancak insanlar sık sık süreç belgelerinin anlaması yoktur, bu yüzden çip tasarımı kendi başına öğrenmek zor. Örneğin, düzenleme tasarımı öğrenmek sadece bir süreç grafik kütüphanesi dosyası olmadan bir kağıt projedir. Bu makale genellikle süreç kütüphanesi ile alakalı bilgileri tanıştırır.

İşlemin belgeleri çip üreticileri tarafından sunuyor, bu yüzden evcil ve uluslararası çip üreticilerinin genel anlaşılması gerekiyor. Uluslararasında TSMC, Intel ve Samsung gibi büyük yarı yönetici üreticileri var. Çin'de genellikle SMIC, Çin Kaynakları Shanghai, Shenzhen Kurucu ve diğer şirketler var. Bu şirketler ilgili süreç kütüphanesi belgeleri sağlıyor, fakat alan, bu şirketler kazanmak için işbirliği yapmak, bu süreç belgeleri gizli belgeler.

Tam süreç kütüphane dosyası genellikle:

1, simulasyon süreci kütüphanesi, genellikle iki yazılım spektri ve hSPICE, SCS -- Spectre, lib -- hSPICE kullanımını destekliyor.

2, harita kütüphanesi dosyasının analog versiyonu, genellikle cadence harita çizim yazılımı, tf, DRF suffiği için.

3. Dijital kapsamlı kütüphane, genellikle zamanlama serisi kütüphanesi, temel ağ listesi komponentleri ve diğer bağlantılarla ilgili büyük ve kronolojik analiz kitaphanesi dosyaları gerekli. Genellikle DC yazılım sintezi ve PT yazılım zamanlama analizi için kullanılır.

4. Dijital harita kütüphanesi, genellikle cadence Encounter yazılımı otomatik düzenleme ve rotasyon için, elbette otomatik düzenleme ve rotasyon araçları de zamanlama kütüphanesi, bütünlenmiş sınır dosyaları ve bunlar gibi kullanacak.

5, harita doğrulama kütüphanesi, genellikle DRC,LVS kontrolü. Bazı özel destek Calibre ve bazı özel destek Dracula, Diva ve diğer harita kontrol araçları. Her kütüphane dosyasına uygun bir PDF tasvir belgesi var.

Ters tasarım kütüphane dosyalarını 1, 2, 5, 3 ve 4 kullanılacak. Bir ileri tasarım (kodla başlayan bir ileri tasarım) tüm dosyalara ihtiyacı var. Bu süreç belgelerinde çip tasarımında çok önemli pozisyon alır, her bağlantıdaki anahtar tasarımı kullanılır, ve gizli özellikleri de kullanılır. Bu yüzden bireysel öğrenmek için a ğdaki tamamlama süreç belgelerini bulmak zor, kişisel öğrenme süreç kütüphanesi dosyaları için açık bir EETOP var, herkesin öğrenmesi için uygun olabilir, ama aynı zamanda tamamlanmış

Çip tasarımının sintezi

Sentez nedir? Sentez RTL seviyesi Verilog kodu, tasarım Kompilatörü aracı kullanarak temel kapı seviyesi birimleri tarafından gösterilen devre dönüştürme/haritalama sürecidir. Temel kapı birimleri nand kapıları, ya da nand kapıları, kayıtlar, etc. ama bu kapı birimleri devre inşa etmek yerine kapı birimlerini doğrudan yazılımla arayabileceğimiz standart bir kütüphaneye yapıldı. Basit bir şekilde Tasarım Kompilatörü yazılımı kodu gerçek devre çevirilme işini yapıyor, ama sadece çevirilme konusunda değil, devreleri ve zamanlama s ınırlarını iyileştirmek için yaptığımız performans şartlarını uygulamak için yapıyor. Daha önce bahsettiği gibi, yazılım sürdürülüyor, bu yüzden sınır nereden geliyor? Cevap şu ki, tasarım belirtileri. Her çip tasarımı projesinin başlangıcında, genel planlama (yukarıdaki) adımlarda geliştirilen bir proje belirlenmesi olacak. Tümleşme sürecinde özel sınırlar dikkatli düşünmeli. Sentezin genel süreci:

1. Sentez öncesi süreci;

2. tasarım sıkıcı süreci içeri alın;

3. Sintez sürecini tasarla;

4. Sintez sonrası süreç.

PS, Design Compiler yazılımını kullanmak için ön şarttır DC TCL skriptlerini kullanmayı öğrenmek.

Sentez öncesi süreci. Bu bölüm genellikle kütüphane dosyalarını (işlem kütüphanesi, bağlantı kütüphanesi, sembol kütüphanesi ve bütün kütüphanesi dahil olmak üzere) tüm süreç, dizayn girdi dosyalarını ve çevre parametrolarını ayarlamak üzere kullanılır.

İşlemde tasarım sınırlarını içeri alın. Bu bölüm genellikle DC TCL skriptlerini kullanarak sınır dosyaları yazmak hakkında. Özel sınır öğeleri üç kategoriye bölebilir:

A, bölge sınırı, saat belirle, girdi/çıkış yolunu sınırla;

B. (çevre özelliği), girdi sürücüsünü sınırlar, çıkış yükünü sınırlar, çalışma şartlarını (en iyi, tipik, en kötü durum) ayarlar ve çizgi yük modelini ayarlar;

C. (gelişmiş saat sınırı), saat çöküşü, offset, saat kaynağı geçirmesi, sinkron çoklu saat, asynchronous saat, çoklu döngü yolu, bu kategoriler detaylı sınırlar.

Sınırlar için çok fazla. Ayrıntılı TCL skriptli sınır dosyası üzerindeki sınırları neredeyse içerir. Modelin arkasında bir sınır var.

Tümleşik süreç tasarlayın. Genellikle devre modülü tasarlama planını (daha iyi sınırlar için), Tasarım Kompilatörü'nin bütün iyileştirmesi sürecini (üç iyileştirme aşaması, yapı seviyesi, lojik seviyesi, kapı seviyesi), zaman sıralama analizinin özel sürecini ve bütün süreçte diğer detaylı bilgi sürecini tanıtır.

Sintez süreci poste. Sentezin sonuçlarına nasıl bakıyorsunuz? Zamanlama ihlallerini nasıl çözüyorsun? Sentez sonrası s ürecinin hepsi bu. Sintezden sonra, sintez raporunun analizi üzerinde devre sintezi sonuçlarının nasıl sonuçlarını bilebiliriz, uygulamayan gerekçelere göre, sıkıştırma ya da devre yeniden yazabiliriz. Özellikle bu a şamada büyük bir tahmin, çünkü skriptin büyük sınırlarını yazdığında, sınırlarını belirlemeniz gerekiyor, belirlenme genellikle bu kadar detaylı bölümü dahil edemiyor, bu yüzden gerçek devre göre, bu adım kodda olduğundan sonra ve aynı zamanda test etmeniz gerekiyor. Bu durumda, formal sintez ile aynı, ama gerekçeler daha rahatlandı. Zamanlama ihtiyacının %10-15'inde olduğu anlamına gelir, devrelerin %10-15'inde zamanlama uygun olmaması önemli değil.

conclusion(iPCB.com)

Çip tasarımının süreci çok karmaşık, bu makale de basit bir çip tasarımı sürecidir, kompleks tekrarlamayacak.