PCB 기술 - 복잡한 설계의 신호 무결성에 집중

요약: SoC 설계에서 신호 간의 결합은 신호 무결성 문제를 일으킬 수 있습니다.신호 무결성 문제를 무시하면 신호 간의 간섭이 발생할 수 있으며 신뢰성, 제조 용이성 및 시스템 성능도 저하될 수 있습니다.이 문서에서는 ASIC 칩 설계에서 신호 무결성 문제를 해결하는 방법을 설명합니다.

ASIC (전용 집적회로) 설계의 경우 표준 유닛의 적용, 짧은 개발 주기 및 유닛 간의 느슨한 보호 구역 때문에 표준 유닛의 성능이 낭비됩니다.따라서 하이엔드 ASIC 칩 설계의 관건은 고성능 칩이 짧은 개발 시간 내에 인도될 수 있도록 하는 것이다.

공예 기술의 발전에 따라 신호 교란을 일으킬 가능성이 높아졌다.금속 경로설정 레이어의 수는 계속 증가합니다. 0.35um 프로세스의 4 또는 5 레벨에서 0.13um 프로세스의 7 레벨 이상의 금속 경로설정 레이어로 증가합니다.배선층의 수가 증가함에 따라 인접한 도랑의 용량도 증가할 것이다.또한 현재 복잡한 설계에서 회로 게이트 수가 빠르게 증가하려면 더 긴 상호 연결선이 필요합니다.긴 도선의 저항이 증가하고 상호 연결 도선의 횡단면이 줄어들기 때문에 점점 가늘어지는 금속 도선도 저항을 증가시킨다.기존 동선 상호 연결 프로세스를 사용해도 이 문제는 해결되지 않지만 저항 문제 해결 시간만 지연됩니다.

분명히 이러한 인접 신호선 간의 영향은 설계 결정을 주도하고 있으며 과거와 다르고 더 정확한 모델이 필요합니다.한 신호가 다른 신호에 미치는 영향은 신호 사이의 상대적 위상과 관련이 있습니다.같은 위상을 가진 신호의 경우 0.5mm 길이의 신호선에 연결된 소형 수신기와 송신기를 갖춘 피해자 네트워크가 30% 가속된다.1밀리미터 길이의 신호선의 경우 피해자 네트워크는 40% 가속된다.위상이 반대인 신호의 경우 0.5mm 길이의 신호선에 연결된 소형 수신기와 송신기가 있는 피해자 네트워크는 70% 감속된다.신호선의 길이가 1mm이면 100% 이상 감속됩니다.

신호 교란 문제를 해결하는 한 가지 방법은 금속 신호선 사이의 간격을 늘리는 것이다.신호선 간격을 두 배로 늘려 0.5mm 신호선의 신호 교란을 70%에서 20%로 낮출 수 있다.긴 신호선(1mm 신호선)에 대한 간섭도 100%에서 40%로 줄어든다.그러나 신호 간의 간섭은 여전히 존재하며 금속선 간격을 두 배로 늘려 신호 간의 간섭을 줄이는 방법은 칩 면적을 늘리고 배선의 난이도를 높일 것이다.

차단 조치를 취하다.

상술한 문제를 해결하는 또 다른 방법은 차단 조치를 취하는 것이다.신호선의 양쪽에 전원선이나 지선을 더하면 신호 교란이 크게 줄어들 것이다.시스템에 차폐 조치를 추가하려면 모든 구성 요소에 좋은 우회로가 있어야 하며, 동시에 전원과 접지가 가능한 한 깨끗해야 한다.사실 면적의 관점에서 볼 때, 이 솔루션은 금속선의 간격을 두 배로 늘리는 방법보다 더 나쁘다.이 경우 신호선 간격이 최소 선 간격의 4배이므로 이러한 접지 방식은 경로설정의 복잡성을 한 단계 증가시킵니다.

그러나 차폐 방법은 일부 신호선에 더 적합할 수 있습니다.예를 들어, 클럭 케이블은 매우 빠른 속도를 가지며 가장 큰 드라이브와 버퍼가 이러한 신호선에 연결됩니다.자물쇠 고리 기술은 드라이브와 버퍼의 추가 신호 지연을 보상합니다.적절한 레이아웃은 클럭 신호 주위에 격리된 환경을 형성하여 데이터 신호에 대한 클럭 신호의 간섭을 최소화합니다.

이 방법에서 설계 엔지니어는 추출 및 분석 도구를 사용하여 신호 무결성 문제가 발생하기 쉬운 영역을 감지한 다음 일부 영역을 선택하고 해당 영역의 문제를 해결합니다.문제가 있는 신호선이 서로 격리되어 있으면 재경로설정하면 문제가 해결됩니다.더 쉬운 방법은 드라이브의 크기를 변경하고 피해자 네트워크에 버퍼를 추가하는 것입니다.

논리적 작성 프로세스는 항상 온라인 로드의 대략적인 추정치를 기반으로 적합한 드라이브를 선택합니다.일반적으로 논리적 작성은 예상 로드에 대한 과도한 보상을 위해 더 강력한 드라이브를 선택합니다.그러나 실제 설계가 완료되기 전에는 로드가 실제로 알려지지 않았으며 실제 로드는 예상 로드에 비해 -70% 에서 +200% 사이에 변경될 수 있습니다.최악의 경우 부하가 너무 큰 단기 운전자 뒤에 부하가 가벼운 장기 운전자가 뒤따를 수도 있다.드라이버 문제의 한 가지 해결 방안은 버퍼를 사용하여 긴 줄을 나누는 것이다.이렇게 하면 회선의 길이와 결합 커패시터를 줄일 수 있으며 버퍼의 입력 부하를 단일 부하 수준으로 줄일 수 있습니다.이 기술은 버퍼 배치 및 경로설정 과정에서 미세한 변경을 보장하여 기본 계획 및 최적화된 구현을 보장합니다.설계 프로세스에 정적 타이밍 분석 단계를 추가하면 노이즈 및 지연 문제가 해결됩니다.이렇게 하는 목적은 직렬 교란을 해결하고 시간을 정하는 절차를 하나의 프로세스에 통합하는 것이다.먼저 이러한 도구는 배치 및 경로설정 후 기생 매개변수를 추출합니다.둘째, 추출된 로드 모델에 따라 신호 지연은 직렬 간섭의 영향을 고려하지 않고 계산됩니다.그런 다음 이러한 추출 지연을 설계에 표시하고 정적 시퀀스 분석 도구를 사용하여 잘못된 시퀀스를 결정합니다.타이밍 창의 첫 번째 근사값을 얻은 후 설계 엔지니어는 시리얼로 인한 지연을 추가하고 타이밍이 지정된 타이밍 창을 초과하는지 확인합니다.완전한 설계 프로세스에는 세 가지 정적 타이밍 분석이 필요합니다.

안정성 및 제조 용이성

현재 업계의 추세는 칩 도어의 수가 끊임없이 증가하고 있으며, 특징 크기가 축소됨에 따라 칩의 성능도 향상되고 있다.무어의 정리는 시계 속도와 회로 게이트의 수가 18개월마다 두 배로 늘어난다고 지적한다.설계에서 안전 작업의 한계를 유지하기 위해 공예 기술의 끊임없는 보완은 전원 전압을 반드시 상응하게 낮춰야 한다.동시에 각 회로 게이트의 전력 소비량도 감소하고 있습니다.전원 전압의 감소와 각 그리드의 전력 소비량 감소는 항상 그리드의 증가와 클럭 주파수의 증가를 따라가지 못합니다.

예를 들어, 차세대 공정 기술에서 고성능 프로세서는 1.8V 전원 전압 조건에서 300W의 전력 소비를 계획합니다.ASIC 칩의 평균 크기는 3400 만 개의 문에 달할 것이며 클럭 주파수는 450MHz를 초과 할 것입니다.차세대 ASIC 칩의 전원 전류는 기존 칩보다 훨씬 높을 것입니다.0.18um ASIC 칩은 0.35um 공정의 동일한 ASIC 설계에 비해 전력 소비량은 6배 이상, 전류 강도는 10배 이상일 것이다.

전력 소비량과 전류의 증가는 전자의 이동을 초래할 것이다.전류의 흐름으로 인해 고출력 단방향 네트워크에서 금속 이동이 나타날 수 있으며, 특히 전류가 신호선의 굴곡을 통과하거나 작은 공간에 들어갈 때 더욱 그렇다.양방향 전류가 흐르는 신호선의 높은 저항부의 자체 발열 현상도 이동 문제를 초래할 수 있다.

칩 피쳐 크기를 줄이려면 그리드 산화물 영역의 크기를 줄여야 합니다.스위치 회로의 고전력 영역은 그리드 산화물 영역의 전자를 캡처합니다.산화 영역의 파괴와 해당 그리드 임계값의 변화는 신호 변환률에 따라 스위치 주파수와 관련된 누적 프로세스입니다.

스위치 주파수가 안전 한계 이하로 유지되면 장치의 정상 작동 수명을 예측할 수 있습니다.그러나 도전은 안전 한계보다 높은 주파수나 전환율에 대응하는 열전자 효과를 제어할 수 있는 새로운 방법을 개발하는 데 있다.사용자는 이러한 효과를 충분히 설명해야 합니다.첫째, 내부 표준 유닛 회로의 순간적 조건을 시뮬레이션해야 합니다.그런 다음 전류 밀도가 제한된 시뮬레이션 결과를 실제 실리콘 조각 구조의 테스트 결과와 비교해야합니다.마지막으로 실제 장비와 공정 기술을 정확하게 반영하는 장비 모델을 만들어야 합니다.

회로 분석은 다양한 방법을 따르며 이러한 모든 방법은 실제 스위치 주파수를 계산해야 합니다.이 문제를 해결하는 한 가지 방법은 피쳐 모델을 기반으로 모든 회로의 정확한 응답을 시뮬레이션하는 것입니다.또 다른 방법은 실리콘 구조의 실제 행동에 접근하기 위해 확률 모델을 개발하는 것입니다.

금속 이동 및 열 전자 주입과 관련된 문제를 해결하기 위해 첫 번째 방법은 일반적으로 더 높은 전류와 더 빠른 신호 전환 속도를 가진 긴 컨덕터에 버퍼를 삽입하는 것입니다.강조해야 할 것은 버퍼 속도가 드라이브보다 딱 낮을 경우 이 방법은 신호선의 부하 용량을 낮추고 신호 전환율을 낮출 수 있다는 것이다.또 다른 가능한 솔루션은 드라이브와 수신기 유닛을 교체하는 것입니다.

안테나 효과 및 노이즈

금속층의 플라즈마 식각 작업은 IC의 울타리에 전하를 축적하도록 강요합니다.그리드 면적이 점점 작아지고 상호 연결 신호선의 길이가 계속 증가하는 비율은 용량의 분압을 초래할 것이며, 이는 부품을 더욱 손상시킬 것이며, 이는 누적 과정이다.이러한 안테나 효과를 최소화하는 기본적인 방법은 금속 영역의 면적과 둘레의 비율을 제한하고 메쉬 영역의 면적과 둘레의 비율을 제한하는 것입니다.이러한 규칙을 채택하면 전하의 축적과 전이의 과정을 줄일 수 있다.

또 다른 대안은 안테나 보정 경로설정 규칙에 의존하는 경로설정 도구를 사용하는 것입니다.이를 통해 안테나 전류를 방지하거나 최소화할 수 있지만 칩 면적이 더 큰 비용이 든다.또 다른 가능한 방법은 긴 안테나를 확산 영역에 연결하고 확산 저항을 사용하여 섀시와 같은 다른 영역으로 전하를 이동하는 것입니다.마지막으로 버퍼를 삽입해도 선로의 길이를 줄이고 확산저항기(P형 또는 N형 출력트랜지스터 도랑)를 전원이나 땅까지의 저항경로로 삽입할 수 있다.

전력 소비량과 전원 공급 장치 전류의 증가도 다른 문제를 일으킬 수 있습니다.큰 전류는 전원선의 전압을 떨어뜨릴 수 있다.따라서 전류가 0이 아닌 저항 전원 네트워크를 통과하면 IR 전압 강하가 발생하여 그리드에 도달하는 전압이 감소합니다.전력 공급망의 저항을 낮추는 방법은 칩 면적과 배선 정체의 제한을 받는다.물리적 검증 단계의 추출 및 분석에는 순간적 프로세스, 인덕션 및 커패시터 효과의 시뮬레이션 및 분석을 포함하여 복잡한 전체 칩 시뮬레이션 및 분석 과정이 필요합니다.

그러나 배치 및 경로설정이 완료되면 이러한 문제를 해결할 가능성이 작거나 전혀 없으므로 상황이 더 악화됩니다.전력 소비량 문제를 해결하는 가장 좋은 방법은 설계 초기 단계, 심지어 RTL 설계 단계에서 설계 계획 및 구현 전략을 진지하게 연구하는 것입니다.RTL의 고정밀 전력 분석은 최종 설계의 품질을 보장하기 위해 논리적 및 물리적 구현과 연결되어야 합니다.

차세대 설계 도구

상술한 문제를 해결하기 위하여 전반 설계과정은 진일보 업그레이드되여 여러가지 부동한 효과와 설계평가를 고려할수 있는 도구로 되여야 한다.도구는 지능형 데이터를 전송할 수 있어야 합니다.예를 들어, 수학 모델을 지원하는 새로운 고급 라이브러리 형식(ALF) 표준은 원본 계산 및 데이터 형식을 수정하지 않고 여러 속성을 전송할 수 있습니다.고도로 복잡하고 까다로운 새로운 설계의 경우 문제 해결 방안을 설계 프로세스의 초기 단계에서 계획할 필요가 있습니다. 왜냐하면 이 시점에서 해결하는 것이 가장 효과적이기 때문입니다.설계, 검증, 배치 및 경로설정, 최종 물리적 검증 간의 연결은 데이터를 수정하거나 추가 계산을 수행하지 않고도 일관된 데이터 교환이 필요합니다.

ALF를 사용하면 사용자는 전력 소비량과 전자 마이그레이션을 검사하는 테스트 벡터를 생성하고 칩의 기능도 테스트할 수 있습니다.테스트 벡터는 추출 된 칩 데이터의 확률 참조를 사용하여 필요한 정확성을 보장 할 수 있습니다.이 방법을 사용하면 전체 설계 프로세스를 자세히 확인할 수 있습니다.초기 레지스터급 설계 과정에서 엔지니어는 세밀한 계획, 기본 계획 및 전력 분석을 통해 신호 간섭을 최소화할 수 있습니다.설계의 일부 부분을 위해 개발된 비동기식 클록 드라이브는 전체 칩의 동시 스위치 전력 서지를 줄이는 동시에 전원 네트워크의 소음과 IR 저하를 줄일 수 있습니다.

유감스럽게도 기존 상업용 소프트웨어 도구는 차세대 제품 설계에서 매우 제한적으로 활용됩니다.

대부분의 ASIC 제조업체는 자체 내부 도구 개발 팀을 보유하고 있지만, 이러한 개발 부서의 주요 업무는 일부 개별 도구를 완전한 프로세스에 통합하고 이러한 도구를 Automatic 스크립트를 기반으로 실행할 수 있도록 자동화된 운영 환경을 설계하는 것입니다.기존의 상업용 소프트웨어 도구로는 설계가 직면한 문제를 해결할 수 없기 때문에 머지않아 ASIC 제조업체 내부에서 개발한 설계 도구의 수가 계속 증가하는 것을 보게 될 것이다.

그러나 ASIC 공급업체가 개발한 도구의 문제점은 이러한 도구가 상업용 소프트웨어 도구보다 더 많은 지원과 교육이 필요하다는 것입니다. ASIC 공급업체의 도구 개발자는 도구를 쉽게 사용하고 유지할 책임이 없기 때문입니다.그들은 내부 사용자 (설계 엔지니어 팀) 가 직면 한 몇 가지 중요한 문제에 대한 빠른 해결책을 제공하려고만 했습니다.