Công nghệ PCB - Tập trung vào tính toàn vẹn tín hiệu trong thiết kế phức tạp

Tóm tắt: Trong thiết kế SoC, sự kết hợp giữa các tín hiệu gây ra các vấn đề về tính toàn vẹn của tín hiệu. Bỏ qua các vấn đề về tính toàn vẹn tín hiệu có thể dẫn đến nhiễu xuyên âm giữa các tín hiệu và cũng sẽ giảm độ tin cậy, khả năng sản xuất và hiệu suất hệ thống. Bài viết này mô tả cách giải quyết vấn đề toàn vẹn tín hiệu trong thiết kế chip ASIC.

Đối với thiết kế ASIC (mạch tích hợp chuyên dụng), hiệu suất của các đơn vị tiêu chuẩn bị lãng phí do ứng dụng của các đơn vị tiêu chuẩn, chu kỳ phát triển ngắn hơn và các khu bảo tồn thoải mái hơn giữa các đơn vị. Do đó, chìa khóa để thiết kế chip ASIC cao cấp là đảm bảo rằng các chip hiệu suất cao được cung cấp trong thời gian phát triển ngắn.

Với sự phát triển của công nghệ xử lý, khả năng gây nhiễu xuyên âm tín hiệu tăng lên. Số lượng các lớp dây kim loại tiếp tục tăng: từ 4 hoặc 5 lớp trong quy trình 0,35 micron đến hơn 7 lớp trong quy trình 0,13 micron. Khi số lượng các lớp cáp tăng lên, điện dung kênh liền kề cũng sẽ tăng lên. Ngoài ra, sự gia tăng nhanh chóng số lượng cổng mạch trong thiết kế phức tạp hiện nay đòi hỏi nhiều đường kết nối dài hơn. Điện trở trên các dây dẫn dài sẽ tăng lên, và các dây kim loại mỏng hơn cũng sẽ tăng điện trở do giảm mặt cắt ngang của các dây kết nối. Vấn đề này không thể được giải quyết ngay cả khi sử dụng quy trình kết nối dây đồng hiện có, nhưng nó sẽ chỉ trì hoãn thời gian giải quyết vấn đề điện trở.

Rõ ràng, ảnh hưởng giữa các đường tín hiệu liền kề này chi phối các quyết định thiết kế và đòi hỏi các mô hình khác nhau và chính xác hơn so với trước đây. Ảnh hưởng của một tín hiệu lên tín hiệu khác có liên quan đến pha tương đối giữa các tín hiệu. Đối với các tín hiệu có cùng pha, mạng nạn nhân có máy thu và máy phát nhỏ được kết nối với đường tín hiệu dài 0,5mm sẽ tăng tốc 30%. Đối với đường tín hiệu dài 1mm, mạng nạn nhân sẽ tăng tốc 40%. Đối với tín hiệu ngược pha, mạng nạn nhân với các máy thu và máy phát nhỏ được kết nối với đường tín hiệu dài 0,5mm sẽ giảm 70%. Khi chiều dài đường tín hiệu là 1 mm, tín hiệu sẽ giảm hơn 100%.

Một cách để giải quyết vấn đề nhiễu xuyên âm tín hiệu là tăng khoảng cách giữa các đường tín hiệu kim loại. Bằng cách tăng gấp đôi khoảng cách giữa các đường tín hiệu, nhiễu xuyên âm tín hiệu trên đường tín hiệu 0,5mm có thể được giảm từ 70% xuống 20%. Sự can thiệp vào các đường tín hiệu dài (đường tín hiệu 1mm) cũng sẽ giảm từ 100% xuống 40%. Tuy nhiên, nhiễu xuyên âm giữa các tín hiệu vẫn tồn tại và phương pháp giảm nhiễu xuyên âm giữa các tín hiệu bằng cách tăng gấp đôi khoảng cách giữa các dây kim loại sẽ làm tăng diện tích chip và làm tăng khó khăn trong việc định tuyến.

Dùng biện pháp che chắn.

Một cách khác để giải quyết các vấn đề trên là thực hiện các biện pháp che chắn. Thêm dây nguồn hoặc dây mặt đất ở cả hai bên của đường tín hiệu và nhiễu xuyên âm tín hiệu sẽ giảm đáng kể. Việc bổ sung các biện pháp che chắn cho hệ thống cũng đòi hỏi một đường vòng tốt cho tất cả các thành phần, đồng thời đảm bảo rằng nguồn điện và mặt đất được "sạch" nhất có thể. Trên thực tế, từ góc độ diện tích, giải pháp này tồi tệ hơn so với phương pháp tăng gấp đôi khoảng cách giữa các đường kim loại. Điều này là do khoảng cách giữa các đường tín hiệu trong trường hợp này gấp 4 lần khoảng cách đường tối thiểu, vì vậy cách nối đất này làm tăng độ phức tạp của hệ thống dây điện.

Tuy nhiên, phương pháp che chắn có thể phù hợp hơn với một số đường tín hiệu. Ví dụ, một đường đồng hồ có tốc độ rất cao và ổ đĩa và bộ đệm lớn nhất được kết nối với một đường tín hiệu như vậy. Công nghệ vòng khóa pha có thể bù đắp cho độ trễ tín hiệu bổ sung trên ổ đĩa và bộ đệm. Bố cục thích hợp đảm bảo rằng một môi trường cô lập được hình thành xung quanh tín hiệu đồng hồ, do đó giảm thiểu sự can thiệp của tín hiệu đồng hồ vào tín hiệu dữ liệu.

Trong phương pháp này, các kỹ sư thiết kế sử dụng các công cụ trích xuất và phân tích để phát hiện các khu vực dễ bị các vấn đề về tính toàn vẹn của tín hiệu, sau đó chọn một số khu vực này và giải quyết các vấn đề trong khu vực đó. Nếu các đường tín hiệu có vấn đề bị cô lập với nhau, việc nối lại có thể giải quyết vấn đề. Cách dễ dàng hơn là thay đổi kích thước ổ đĩa và thêm bộ đệm vào mạng nạn nhân.

Quá trình tích hợp logic luôn chọn ổ đĩa thích hợp dựa trên ước tính gần đúng của tải trực tuyến. Nói chung, tổng hợp logic luôn chọn các ổ đĩa mạnh hơn để đạt được sự bù đắp quá mức cho tải dự kiến. Tuy nhiên, tải thực sự không được biết cho đến khi thiết kế vật lý được hoàn thành và tải thực tế có thể thay đổi từ -70% đến+200% so với tình huống tải dự kiến. Trường hợp xấu nhất có thể là những người lái xe ngắn hạn có tải trọng quá lớn theo sau những người lái xe dài hạn có tải trọng nhẹ hơn. Một giải pháp cho vấn đề trình điều khiển là sử dụng bộ đệm để phân chia các hàng dài. Điều này có thể làm giảm chiều dài của đường dây và các tụ điện ghép nối, và nó cũng có thể làm giảm tải trên đầu vào của bộ đệm xuống mức của một tải duy nhất. Công nghệ này đảm bảo những thay đổi nhỏ trong quá trình đặt và định tuyến bộ đệm để đảm bảo việc lập kế hoạch cơ bản và thực hiện tối ưu hóa. Thêm các bước phân tích thời gian tĩnh vào quy trình thiết kế của bạn có thể xử lý các vấn đề nhiễu và độ trễ. Mục đích của việc này là tích hợp các bước để giải quyết nhiễu xuyên âm và thời gian vào một quy trình. Đầu tiên, các công cụ này trích xuất các thông số ký sinh sau khi đặt và định tuyến. Thứ hai, độ trễ tín hiệu được tính toán mà không tính đến bất kỳ hiệu ứng nhiễu xuyên âm nào dựa trên mô hình tải được trích xuất. Độ trễ của các trích xuất này sau đó được đánh dấu trong thiết kế và sử dụng công cụ phân tích thời gian tĩnh để xác định thời gian không chính xác. Sau khi có được xấp xỉ đầu tiên của cửa sổ hẹn giờ, kỹ sư thiết kế thêm độ trễ do nhiễu xuyên âm và kiểm tra xem thời gian có vượt quá cửa sổ hẹn giờ được chỉ định hay không. Quy trình thiết kế hoàn chỉnh đòi hỏi ba phân tích thời gian tĩnh.

Độ tin cậy và khả năng sản xuất

Xu hướng trong ngành công nghiệp ngày nay là số lượng cửa chip tiếp tục tăng và hiệu suất của chip tăng lên khi kích thước tính năng giảm. Định lý Moore nói rằng tốc độ đồng hồ và số lượng cửa mạch tăng gấp đôi sau mỗi 18 tháng. Để duy trì giới hạn làm việc an toàn trong thiết kế, sự hoàn thiện liên tục của công nghệ xử lý yêu cầu điện áp nguồn phải giảm tương ứng. Đồng thời, mức tiêu thụ điện năng trên mỗi cửa mạch cũng đang giảm. Việc giảm điện áp nguồn và giảm tiêu thụ điện năng trên mỗi cổng luôn không theo kịp với sự gia tăng số lượng cổng và tăng tần số đồng hồ.

Ví dụ, trong thế hệ công nghệ xử lý mới, bộ xử lý hiệu suất cao có mức tiêu thụ điện năng dự kiến là 300W trong điều kiện điện áp nguồn 1.8V. Kích thước trung bình của chip ASIC sẽ đạt 34 triệu cửa và tốc độ xung nhịp sẽ vượt quá 450 MHz. Các chip ASIC thế hệ tiếp theo sẽ có dòng điện cao hơn nhiều so với các chip hiện có. So với thiết kế ASIC tương tự trong quy trình 0,35um, chip ASIC 0,18um sẽ tiêu thụ điện năng gấp 6 lần và cường độ dòng điện gấp 10 lần.

Sự gia tăng tiêu thụ điện năng và dòng điện sẽ dẫn đến sự di chuyển của các electron. Do dòng điện, sẽ có sự di chuyển kim loại trên mạng một chiều công suất cao, đặc biệt là khi dòng điện chảy qua đường cong của đường tín hiệu hoặc vào không gian nhỏ. Hiện tượng tự sưởi ấm ở điện trở cao của đường tín hiệu mà dòng điện hai chiều chảy qua cũng có thể gây ra vấn đề di chuyển.

Việc giảm kích thước đặc trưng của chip cũng đòi hỏi sự giảm kích thước tương ứng của vùng oxit cổng. Các khu vực tiềm năng cao trong mạch chuyển mạch có thể bắt các electron trong khu vực oxit cổng. Việc phá vỡ các vùng oxy hóa và thay đổi ngưỡng cổng tương ứng là một quá trình tích lũy liên quan đến tần số chuyển đổi và phụ thuộc vào tỷ lệ chuyển đổi tín hiệu.

Nếu tần số chuyển đổi được duy trì dưới giới hạn an toàn, tuổi thọ hoạt động bình thường của thiết bị có thể được dự đoán. Tuy nhiên, thách thức nằm ở việc phát triển một phương pháp mới để kiểm soát các hiệu ứng nhiệt điện tử tương ứng với tần số hoặc tỷ lệ chuyển đổi trên giới hạn an toàn. Người dùng phải mô tả đầy đủ các hiệu ứng này. Đầu tiên, chúng phải mô phỏng các điều kiện thoáng qua của mạch pin tiêu chuẩn bên trong. Sau đó, họ phải so sánh kết quả mô phỏng ở giới hạn mật độ hiện tại với kết quả thử nghiệm của cấu trúc silicon thực tế. Cuối cùng, họ cần tạo ra một mô hình thiết bị phản ánh chính xác các thiết bị và công nghệ quy trình thực tế.

Phân tích mạch tuân theo nhiều phương pháp khác nhau và tất cả đều yêu cầu tính toán tần số chuyển mạch thực tế. Một cách để giải quyết vấn đề này là mô phỏng phản ứng chính xác của tất cả các mạch dựa trên mô hình tính năng. Một cách tiếp cận khác là phát triển một mô hình xác suất để tiếp cận hành vi thực tế trong cấu trúc silicon.

Để giải quyết các vấn đề liên quan đến di chuyển kim loại và tiêm nhiệt điện tử, cách đầu tiên là chèn một bộ đệm vào một dây dẫn dài thường có dòng điện cao hơn và tốc độ chuyển đổi tín hiệu nhanh hơn. Điều quan trọng cần nhấn mạnh là phương pháp này có thể làm giảm điện dung tải trên đường tín hiệu và giảm tỷ lệ chuyển đổi tín hiệu nếu tốc độ bộ đệm chỉ thấp hơn ổ đĩa. Một giải pháp khả thi khác là thay thế ổ đĩa và bộ thu.

Hiệu ứng ăng ten và tiếng ồn

Quá trình khắc plasma trên lớp kim loại buộc điện tích tích tụ trên cổng IC. Tỷ lệ giữa diện tích cổng nhỏ hơn và chiều dài ngày càng tăng của các đường tín hiệu kết nối sẽ dẫn đến điện áp riêng phần của điện dung, điều này sẽ làm hỏng thiết bị hơn nữa, một quá trình tích lũy. Phương pháp cơ bản để giảm thiểu hiệu ứng ăng-ten này là giới hạn tỷ lệ diện tích trên chu vi của vùng kim loại và tỷ lệ diện tích của vùng lưới với chu vi của nó. Việc áp dụng các quy tắc như vậy có thể làm giảm quá trình tích lũy và chuyển tiền điện tích.

Một chiến lược thay thế khác là sử dụng các công cụ định tuyến phụ thuộc vào các quy tắc định tuyến bù ăng-ten. Bằng cách này, dòng ăng-ten có thể được ngăn chặn hoặc giảm thiểu, nhưng chi phí của phương pháp này là diện tích chip lớn hơn. Một phương pháp khả thi khác là gắn ăng-ten dài vào khu vực khuếch tán và sử dụng điện trở khuếch tán để chuyển điện tích sang các khu vực khác (chẳng hạn như lớp lót). Cuối cùng, chèn bộ đệm cũng có thể làm giảm chiều dài của đường dây và chèn điện trở khuếch tán (kênh bán dẫn đầu ra loại P hoặc N) làm đường dẫn điện trở đến nguồn điện hoặc mặt đất.

Tiêu thụ điện năng và tăng dòng điện cũng có thể gây ra các vấn đề khác. Dòng điện lớn có thể làm giảm điện áp trên dây nguồn. Do đó, khi dòng điện chạy qua mạng lưới cung cấp điện trở khác không, một sự sụt giảm điện áp IR sẽ được tạo ra, làm giảm điện áp đến cổng. Các phương pháp để giảm điện trở của mạng lưới cung cấp điện bị hạn chế bởi diện tích chip và tắc nghẽn dây. Việc khai thác và phân tích giai đoạn xác minh vật lý đòi hỏi quá trình mô phỏng và phân tích toàn bộ chip phức tạp, bao gồm mô phỏng và phân tích các quá trình thoáng qua, điện cảm và hiệu ứng điện dung.

Tuy nhiên, có rất ít hoặc không có khả năng giải quyết các vấn đề trên sau khi đặt và định tuyến hoàn tất, vì vậy nó sẽ tồi tệ hơn. Cách tốt nhất để giải quyết vấn đề tiêu thụ năng lượng là xem xét kỹ lưỡng các chiến lược lập kế hoạch thiết kế và thực hiện trong giai đoạn đầu của thiết kế, ngay cả trong giai đoạn thiết kế RTL. Phân tích công suất chính xác cao của RTL phải được liên kết với việc thực hiện logic và vật lý để đảm bảo chất lượng của thiết kế cuối cùng.

Công cụ thiết kế thế hệ tiếp theo

Để giải quyết các vấn đề trên, toàn bộ quá trình thiết kế cần được nâng cấp hơn nữa để trở thành một bộ công cụ có thể xem xét các hiệu ứng khác nhau và đánh giá thiết kế. Công cụ phải có khả năng truyền dữ liệu thông minh. Ví dụ, tiêu chuẩn Advanced Library Format (ALF) mới nổi hỗ trợ các mô hình toán học có thể truyền nhiều thuộc tính mà không cần sửa đổi định dạng dữ liệu và tính toán ban đầu. Đối với các thiết kế mới rất phức tạp và đòi hỏi khắt khe, cần phải lập kế hoạch giải quyết vấn đề ở giai đoạn đầu của quá trình thiết kế, vì việc sửa chữa tại thời điểm này là hiệu quả nhất. Mối liên hệ giữa thiết kế, xác minh, vị trí và hệ thống dây điện, cũng như xác minh vật lý cuối cùng, tất cả đều yêu cầu trao đổi dữ liệu nhất quán mà không cần sửa đổi dữ liệu hoặc thực hiện các tính toán bổ sung.

Với ALF, người dùng có thể tạo ra các vectơ thử nghiệm để kiểm tra mức tiêu thụ điện năng và di chuyển điện tử, đồng thời kiểm tra chức năng của chip. Vector thử nghiệm có thể sử dụng tham chiếu xác suất của dữ liệu chip được trích xuất để đảm bảo độ chính xác cần thiết. Toàn bộ quá trình thiết kế có thể được kiểm tra cẩn thận bằng cách sử dụng phương pháp này. Trong quá trình thiết kế cấp đăng ký sớm của thiết kế, các kỹ sư có thể giảm thiểu nhiễu xuyên âm tín hiệu bằng cách lập kế hoạch cẩn thận, lập kế hoạch cơ bản và phân tích năng lượng. Một trình điều khiển đồng hồ không đồng bộ được phát triển cho một số phần của thiết kế sẽ làm giảm sự gia tăng công suất chuyển mạch đồng thời trên toàn bộ chip, đồng thời giảm tiếng ồn và giảm IR trên mạng nguồn.

Thật không may, các công cụ phần mềm thương mại hiện có có giá trị ứng dụng rất hạn chế trong thiết kế sản phẩm thế hệ tiếp theo.

Mặc dù hầu hết các nhà sản xuất ASIC đều có đội ngũ phát triển công cụ nội bộ của riêng họ, công việc chính của các bộ phận phát triển này là tích hợp một số công cụ riêng lẻ vào một quy trình hoàn chỉnh và thiết kế một số môi trường hoạt động tự động cho các công cụ này, cho phép các công cụ này chạy dựa trên các kịch bản tự động. Vì các công cụ phần mềm thương mại hiện tại không thể giải quyết các vấn đề mà thiết kế phải đối mặt, chúng ta sẽ thấy số lượng các công cụ thiết kế được phát triển nội bộ bởi các nhà sản xuất ASIC tiếp tục tăng trong tương lai gần.

Tuy nhiên, vấn đề với các công cụ được phát triển bởi các nhà cung cấp ASIC là chúng đòi hỏi nhiều hỗ trợ và đào tạo hơn các công cụ phần mềm thương mại, vì các nhà phát triển công cụ trong các nhà cung cấp ASIC không chịu trách nhiệm làm cho các công cụ dễ sử dụng và bảo trì. Họ chỉ đơn giản là cố gắng cung cấp các giải pháp nhanh chóng cho một số vấn đề quan trọng mà người dùng nội bộ (tức là nhóm kỹ sư thiết kế) phải đối mặt.