Công nghệ PCB - Phân tích thời gian phân tích và mô phỏng chiến lược PCB tốc độ cao

Trong lĩnh vực giao tiếp qua mạng, trong công tắc ATM, thiết bị chính, Phương thức Ethernet và các thiết bị cổng khác nhau, Hệ thống dữ liệu tốc độ và tốc độ đồng hồ vẫn tăng, và tần số hoạt động của trình xử lý tương ứng cũng đang tăng lên. dữ liệu, Giọng, và tín hiệu ảnh Tốc độ cao hơn 500MPps, và các máy bay sau hàng trăm siêu byte và thậm chí gigabyte đang trở nên ngày càng phổ biến. Sự tăng tốc độ của hệ thống điện tử có nghĩa là thời gian phát sóng và rơi của tín hiệu là ngắn nhất có thể., and a series of high-tốc độ thiết kế vấn đề do tần số và tần số cạnh của tín hiệu điện tử tăng lên ngày càng nổi bật.. Khi sự chậm trễ liên kết tín hiệu vượt quá 20 Name của thời gian đảo ngược báo hiệu mép, Các dây tín hiệu trên bảng sẽ cho thấy hiệu ứng đường truyền., và cái này thiết kế trở thành tốc độ cao thiết kế. Sự xuất hiện của các vấn đề tốc độ cao đã đem đến thách thức lớn. thiết kế. Có rất nhiều thiết kếtheo một quan điểm hợp lý thì đúng hơn. Nếu chúng không được xử lý đúng cách PCB thiết kế, toàn bộ thiết kế sẽ thất bại. Tình hình ngày càng lan rộng. Liên lạc càng lộ diện hơn. Experts predict that in terms of hardware thiết kế mạch chi phí trong tương lai, Giá trị của chức năng logic thiết kế sẽ bị giảm rất nhiều, và chi phí liên quan đến tốc độ cao thiết kế sẽ ghi nhận Tô-8. hay nhiều giá trị tổng hợp. Vấn đề tốc độ cao đã trở thành một trong những yếu tố quan trọng cho sự thành công của hệ thống. thiết kế.

Tín hiệu bắn hụt, bắn thấp, phản xạ, rung chuông, liên tục, v.v. gây ra các vấn đề tốc độ cao sẽ ảnh hưởng nặng nề tới chuỗi bình thường của hệ thống. Sự giảm bớt các dãy số hệ thống làm cho người ta chú ý đến các hiện tượng khác nhau tác động tới chuỗi trình tự và chất lượng của các dạng sóng điện tử. Khi thời gian bắt đầu khắc nghiệt vì tốc độ tăng cao, cho dù cho nguyên tắc hệ thống có được hiểu kỹ đến đâu, sự ngu dốt và đơn giản nào cũng có thể gây hậu quả nghiêm trọng cho hệ thống. Thiết kế tốc độ cao, tác động của vấn đề thời gian là quan trọng hơn. Bài báo này sẽ thảo luận chi tiết phân tích thời gian và mô phỏng trong thiết kế tốc độ cao.

Phân tích giờ và mô phỏng đồng hồ đồng hồ đồng hồ

Trong các mạch điện tử tốc độ cao, truyền dữ liệu thường được điều khiển bằng đồng hồ để gửi và nhận tín hiệu dữ liệu theo trật tự. Con chip chỉ có thể gửi và nhận dữ liệu theo thời gian đã xác định. Quá trễ tín hiệu hoặc sự trùng khớp không thích hợp tín hiệu có thể gây ảnh hưởng thời gian và rối loạn chức năng. Trong một hệ thống tốc độ thấp, hiện tượng như là sự trì hoãn và rung động sự liên kết là không đáng kể, vì trong hệ thống tốc độ thấp này tín hiệu có đủ thời gian để đạt được trạng thái ổn định. Tuy nhiên, trong một hệ thống tốc độ cao, tốc độ cạnh tăng, tốc độ đồng hồ hệ thống tăng lên, thời gian truyền tín hiệu giữa thiết bị và thời gian chuẩn bị đồng bộ ngắn lại, và khả năng đương đại tương đương trên đường truyền cũng gây ra sự trì hoãn và sự bóp méo trong quá trình chuyển đổi điện tử của tín hiệu. Kết hợp với s ự không phù hợp của tín hiệu chậm và các yếu tố khác, nó sẽ ảnh hưởng tới sự thiết lập và thời gian lưu giữ của con chip, dẫn đến khả năng không thể gửi và nhận dữ liệu đúng cách và hệ thống không hoạt động bình thường.

Cái gọi là đồng hồ đồng hồ đồng hồ đồng bộ đồng hồ phổ biến có nghĩa là trong quá trình truyền dữ liệu, đường dẫn và kết nối trên xe buýt chia sẻ cùng một nguồn đồng hồ, và cùng một bộ đồng hồ (BOCKK BUFFER) gửi một đồng hồ thời gian bắt dữ liệu để hoàn thành chương trình truyền và nhận dữ liệu. Hình L hiển thị biểu đồ sơ đồ của đồng hồ đồng hồ đồng bộ thường lệ gửi và nhận dữ liệu. In figure 1, the crystal osculator CRASALl phát ra một tín hiệu kết xuất trong khi tới hệ thống điều khiển đồng hồ USBC BUFFER. Sau khi ĐÊM BUFFER phân phối và lắp ráp, nó phát ra hai cái đồng hồ trong giai đoạn, một là ClKB, được dùng cho dữ liệu sản xuất của GRILR. Tên còn lại là CLKA, được dùng để lấy mẫu của dữ liệu chốt được gửi từ say sóng tới tiếp nhận. Cái đồng hồ của CLKB sẽ đến phòng lái xe sau giờ bay của Tflt'u CLKB (lần bay thời gian này). Các dữ liệu nội bộ của bộ phận lái xe được theo dõi bởi ClKB và xuất hiện trên cổng xuất của chủ xe lái lái lái lái lái sau thời gian giao dữ liệu. dữ liệu xuất hiện sau đó đến cổng nhập của tiếp tế sau thời gian bay Tflt'u dữ liệu. Trên cổng nhập của tiếp nhận, dùng một đồng hồ khác của CLAY sản xuất bởi ĐẠI THIẾT (Sự chậm trễ là thời gian bay giờ của máy bay theo dõi của CLAY (Tflt'u CLKA) để lấy mẫu và gài giữ số dữ liệu này từ bộ điều khiển, bằng cách đó sẽ hoàn thành việc truyền dữ liệu của một chu kỳ đồng hồ của Tiến trình ĐIỂC.

Kết quả này cho thấy các dữ liệu đến được Receiver được thử qua bởi vòng cuối của vòng xoay kế tiếp của đồng hồ. Theo thông tin này, có hai điều kiện cần thiết cho việc truyền dữ liệu: 1. Thông thường các dữ liệu được cung cấp ở tiếp tế có thời gian cài đặt cần thiết. Nghĩa là dữ liệu phải có giá trị thời gian tối thiểu của đồng hồ. Tín hiệu dữ liệu sẽ đến khi kết thúc kết nối trước tín hiệu đồng hồ, để đạt được sự bất công trong thời gian thiết lập. 2. Để gắn kết thành công dữ liệu vào thiết bị, tín hiệu dữ liệu phải còn có giá trị trong một thời gian đủ dài tại nhập của con chip nhận để đảm bảo rằng tín hiệu được gài đúng bởi mẫu đồng hồ. Thời gian này được gọi là thời gian nắm giữ. Khoảng thời gian của CLAY thua kém hơn khoảng thời gian bị hư dữ liệu (INVAL). Sự bất công thỏa mãn bởi thời gian giam giữ có thể đạt được.

phân tích thời gian quy định dữ liệu

Theo tình trạng đầu tiên, tín hiệu dữ liệu phải đến kết thúc nhận dữ liệu trước khi tắt mục âm để theo dõi dữ liệu một cách chính xác. Trong chiếc xe đồng hồ thường, chức năng của chu kỳ đầu tiên là gắn kết dữ liệu với kết xuất của DERMER, và vòng luân hồi thứ hai để gắn kết dữ liệu vào bên trong của Receiver, nghĩa là thời gian cho tín hiệu dữ liệu tới kết nhập của Receiver phải là It is enough early so với tín hiệu đồng hồ CIKA. Để đáp ứng điều kiện này, cần phải xác định sự chậm trễ của đồng hồ và tín hiệu dữ liệu để tới được Người tiếp nhận và đảm bảo rằng yêu cầu thời gian thiết lập máy thu đã được đáp ứng. Bất kỳ khoảng thời gian nào dài hơn thời gian bố trí yêu cầu là khoảng thời gian bố trí cho thời gian Tmargin. Trong sơ đồ thời gian của hình A1, mọi đường mũi tên đều ngụ ý sự chậm trễ do tín hiệu dữ liệu và đồng hồ phát ra bên trong con chip hay trên đường truyền. Các đường mũi tên bên dưới chỉ ra sự chậm trễ hoàn to àn từ góc đồng hồ đầu tiên hợp lệ tới dữ liệu đạt tới kết nhập tiếp tế. The Arrow line on the top đại diện cho sự chậm trễ tổng hợp của đồng hồ đã nhận. Tổng chậm trễ từ khi lần đầu tiên đồng hồ hợp lệ đến khi dữ liệu đến từ nguồn nhập tiếp nhận là:

TDATA\ Delay=TCOuCLKB+TfltboCLKB+TCO u dữ liệu+TfltuDATA

Tổng chậm trễ trong vòng kế tiếp của đồng hồ tiếp nhận CLAY tính là:

Tây Ban Nha, đầu tiên trong một năm

Để đạt được thời gian lập trình dữ liệu, phải có:

T.LKA u Delay u MI-TDATA u Delilah u MAX-Tsetup-Tmargin thêu 0

Sau khi tiết lộ và xem xét các yếu tố như lõi đồng hồ, Tjiter, we get:

(TCH) (TCO u CLKA u MI-TCO u CLKB'u MAX)* tố (Tflt u CLKA u MIM-Tflt u CLKB u MAX), TCO u DATA u MAX-Tflt (1)

theo công thức (1), thì TCH là một chu kỳ đồng hồ; trong hộp đầu tiên là sự khác biệt tối đa giai đoạn giữa đồng hồ với đồng hồ, đồng hồ USBCK BUFFER, đồng hồ kết xuất CLKA và ClKB, cái mà được gọi là cái xiên đầu ra trong sổ tay. Trong hộp thứ hai Nó là sự khác biệt tối đa trì hoãn giữa hai cái đồng hồ ở CLAY và kết xuất của CLAY dưới con chip BUFFER để tới được tiếp nhận và chủ xế.

theo công thức (1) thì TCO u dữ liệu là khoảng thời gian từ cái đồng hồ kích hoạt tới lúc dữ liệu xuất hiện trên cổng xuất ra và vươn tới ngưỡng của thế điện thử VHla (hay VRMF) dưới một số điều kiện thử và thử nghiệm. Kích thước của TCO u dữ liệu có liên quan tới sự chậm trễ logic trong con chip. Thời gian, tính chất cỗ máy tạo ra BUFFER, các điều kiện chịu tải xuất có liên quan trực tiếp, TCO được tìm thấy trong bảng dữ liệu con chip.

Theo công thức (1), thực tế chỉ có hai bộ phận điều chỉnh duy nhất: Tflt u CLKB'u-Tflt'Raju MAX và Tflt'u DATA' u Settlere'u Delay'u MAX. Để thỏa mãn thời gian cấu hình một mình, Tflt u CLKA u MIN nên lớn nhất có thể, trong khi Tflt u CLKB u MAX và Tflt u DATA u Settlere u Delay u MAX nên nhỏ nhất có thể. Tóm lại, nó cần thiết là đồng hồ tiếp nhận đến sau và dữ liệu đến sớm hơn.

phân tích thời gian lưu giữ dữ liệu

Để gắn kết thành công dữ liệu bên trong thiết bị, tín hiệu dữ liệu phải giữ nguyên trạng khi nhập con chip nhận đủ lâu để đảm bảo rằng tín hiệu được khóa chính xác bởi mẫu đồng hồ. Thời gian này được gọi là thời gian nắm giữ. Trong xe đồng hồ thông thường, bộ đệm cuối nhận dùng phần đồng hồ thứ hai để chốt dữ liệu, và cùng lúc thì người lái kết thúc nắm giữ dữ liệu tiếp theo trong kết thúc dữ liệu gửi dữ liệu. Vì vậy, để đạt được thời gian giữ của kết thúc nhận, cần phải đảm bảo rằng dữ liệu hợp lệ được chốt giữ trong lần lật ngược kết nối tiếp trước khi tín hiệu dữ liệu tiếp theo tới. Điều này yêu cầu sự chậm trễ của đồng hồ tiếp nhận CLAY nhận dưới sự chậm trễ của tín hiệu dữ liệu nhận.

Và sự trì hoãn dữ liệu:

TDATA\ Delay=TCOuCLKB+TfltuCLKB+TCO*u DATA+Tflt u DATA u thất lễ

Nếu muốn gặp thời gian lưu giữ dữ liệu, bạn phải có:

Phải, phải, phải, phải, phải, phải, phải, phải, phải, phải, phải, phải, phải.

Mọi người hãy mở rộng, tổ chức và xem xét các yếu tố như lõi đồng hồ Tjiter, có thể lấy kết quả:

(TCB u MIM-TCO u CLKA u SAX)* +(Tflt u SILKB u MI-Tflt u CLKA u MAX)* +TCO u DATA u MIn+Tflt u dữ đl+TfltuDATA*u GITCH u cược u MIn-Thold-Giao Giao lợi-T1ter -0 0 2 2

Trong công thức thứ hai, nhóm đầu tiên vẫn là nhóm phân biệt giai đoạn tối đa giữa đồng hồ con chip đồng hồ Số BUFFER. Bộ đệm thứ hai tiếp tục được hiểu như hai đồng hồ kết kết xuất của CLAY đồng hồ tới được tiếp nhận và Chủ Nô. Để đạt được thời gian lưu trữ dữ liệu, chỉ có hai bộ phận điều chỉnh được, chính là Tflt. u CLKB. u MIN-Tflt. u CLKA. MAX và Tflt. Hồi Hồi Hồi Hồi còn ở ngày giao kèo, u SWYY. Từ một trường hợp nào đó thỏa mãn thời gian tạm giữ một mình, Tflt u CLKB'u MIN và Tflt' u dữ dằn QUU SWTCH u Delay u MIND nên lớn nhất có thể, và Tflt u CLKA u MAX nên nhỏ nhất có thể. Nói cách khác, nếu bạn muốn đạt được thời gian giữ máy, bạn phải làm đồng hồ nhận đến sớm, và dữ liệu phải bị vô hiệu sau.

Để nhận dữ liệu đúng, thời gian cấu trúc và thời gian trữ của dữ liệu phải được xem xét đầy đủ, tức là cả hai (1) và (2) đều hài lòng cùng lúc. Phân tích hai thiếu sót này, có thể thấy rằng chỉ có ba cách để điều chỉnh: gửi thời gian trễ giờ, nhận thời gian trễ, và trì hoãn dữ liệu. Điều chỉnh có thể thực hiện như sau: Đầu tiên, giả sử rằng sự chậm trễ đồng hồ phát đạt hoàn to àn bằng độ trì hoãn đồng hồ nhận, tức là, TfltuCLKA-Tflt*u SILKB'u MAX''0 và Tflt*u CLKB'u MIn-Tflt*u SILKA MAX.=0 (sự lệch thời gian gây ra từ giả định của hai phương trình này sẽ được xem sau), và sau khoảng trễ dữ liệu có thể đạt được qua mô phỏng. Nếu lỗi dữ liệu không có giải pháp, hãy trở về hai phương trình trên để điều chỉnh chậm trễ giờ gửi hay nhận chậm trễ đồng hồ. Một ví dụ về tín hiệu công nghệ đồng hồ GLINK thường được truyền và tiếp nhận trong một công tắc mạng dải sóng lớn: Đầu tiên, giả sử rằng sự chậm trễ của đồng hồ phát sóng hoàn to àn bằng thời gian trễ của đồng hồ tiếp nhận, rồi xác định phạm vi trễ của dữ liệu, thay thế cho tham số, 1) và (2) thành:

1.5-Tflt u datA u Settle u Delilah u MAX-Tmargin thêu 0

0.5+TfltuDATA*u thất lễ*u DelayuMin-Tmargin -0

Khi nhắc đến thiếu công, kết hợp với thực tế Bố trí PCB, determine Tflt_DATA_SETTLE_DELAY_MAX<1.1;tflt_data_switch_delay_min>-0.1, và số còn lại.Độ chênh lệch thời gian và TLề T2 của đồng hồ. Lấy dạng địa hình của SPECCTRAAh và thực hiện mô phỏng tính trung thực của tín hiệu để xác định độ dài và địa hình của mỗi đoạn. Perform full scan simulation on this structure (a total of 12 combinations), And get Tflt u DATA u Settlere u Delilah u MAX=1.0825 Tflt_DATAtrong niềm tin._MIN =-0.0835004, đã xác định.Một và

-0.1 chỉ mục. Từ đây, các quy tắc điều khiển của dòng dữ liệu xe buýt GLINK có thể được vẽ: 1. Không nên chậm trễ từ độ kháng cự tương ứng với kết thúc gởi hàng không nhiều hơn 0.1,

2. Các dòng dữ liệu phải khớp trong 0.1, tức là mỗi dòng dữ liệu phải nằm giữa 0.65ns và 0.75ns. Với những quy tắc điều khiển trên, dây dẫn có thể được dẫn dắt.

Tiếp theo, hãy xem tác động của những điều lệ khó khăn là "Tflt'u CLKA'u MI-Tflt'u CLKB'u MAX=0 và Tflt' u GLKB'u MIn-Tflt'u CLKA'u MAX=0. Buộc đồng hồ gửi và đồng hồ nhận có độ dài tương tự (khớp với 0.2n trong thao tác thực tế). Trong môi trường CADENE, việc mô phỏng đồng hồ được thực hiện, và kết quả là: 124; Tflttrongtrong ClkLLLLLLLU MA MA tối kết hợp X\ 124;, 0.2 và\ 124t4ttf. « Clyde khltuClyde u Clyde;} đầu 0.2. Có thể thấy rằng bên trái cho argthời gian là 0.2. p="""oai"?

Những kết quả mô phỏng cuối cùng là: 1. Sự trì hoãn giữa độ kháng cự khớp và kết thúc truyền tín hiệu không thể lớn hơn 0.1, 2. Dòng dữ liệu khớp với 0.1, tức là mỗi dòng dữ liệu phải nằm giữa 0.65n và 0.75ns; Ba. Đồng hồ phát và nhận đồng hồ khớp với độ dài 0.2. 4. Tmargin=0.2n. Với các quy định về địa hình và giới hạn trên, SPECCTRAAh hoặc Allie EGro có thể được nhập vào Máy quản lý BÓC. Sau khi đặt những quy tắc giới hạn thiết kế này, bạn có thể dùng bộ định đường tự động để điều chỉnh dây tự động hay đường dẫn tay.

KCharselect unicode block name Lý do ví dụ

Sự đồng bộ nguồn gọi là đồng bộ hoá nguồn có nghĩa là đồng hồ phân tích tín hiệu của CLAY được gởi bởi con chip lưu động cùng với dữ liệu gởi, và nó không sử dụng nguồn đồng hồ riêng như đồng hồ đồng hồ đồng hồ thông thường. In the source sync data truyền và reception, the data is first send to the receive end, and then send to the recenting end after a few time, biển the clock for samping and knocking this Mẻ of data. Biểu đồ sơ đồ được hiển thị trong hình thứ hai. Phân tích thời gian đồng bộ nguồn đơn giản hơn bộ đồng hồ công cộng, và phương pháp phân tích rất giống nhau. Phân tích công thức được nêu trực tiếp ở đây:

Thiết lập thời gian: Tvb d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d

Thời gian ngừng: Tvasưphụ phụ phụ phụ phụ phụ phụ phụ phụ phụ (Tft.') (Tft)) (Tflt\ u Max) Thod-Tmargin thêu 0

Một trong số đó, TGB là thời gian cài đặt của tài xế, nó chỉ ra thời gian mà dữ liệu của tài xế đã hợp lệ trước khi đồng hồ hợp lệ; Tva là thời gian bắt giữ người gửi, chỉ ra thời gian dữ liệu của người lái vẫn còn hợp lệ sau khi đồng hồ đã đóng cửa. các tham số khác có cùng ý nghĩa như trước. Bây giờ hãy lấy giao diện TBI rất phổ biến trong mạch liên lạc như một ví dụ để tiến hành phân tích thời gian đồng bộ nguồn và tiến trình mô phỏng. Giao diện TBI thường bao gồm việc gửi dữ liệu thời gian và 10bit, hai đồng hồ nhận và 10cắn nhận dữ liệu. RRC và RC là hai đồng hồ nhận đồng hồ. In Gigabit Ethernet, hai cái đồng hồ này có tần số 62.5MHz và một khác biệt của 180\ 176;. Những cạnh leo lên của hai cái đồng hồ được dùng để theo đuổi dữ liệu. Theo các thông số thời gian của bảng dữ liệu, thay thế vào công thức trên có thể tìm được:

2.5+Tft., u Clyde. u phút Tft., dữ liệu hãy giải quyết cho chậm trễ. (u Max-1-Tmargin Trọng 0)

1.5+Tflt., dữ liệu u chuyển đổi'u trì hoãn phút Tflt'u cl\ u Max-0

Nhận định phương pháp phân tích này: giả sử rằng thời gian bay của đồng hồ và các đường dây tín hiệu dữ liệu hoàn toàn bình đẳng, tức là đồng hồ và dữ liệu đều trùng khớp hoàn toàn, và sau đó phân tích tác động của sự không phù hợp của chúng. Công thức bên trên thành

Name

Comment

Có thể thấy rằng có một khoảng trống lớn cho cả thời gian thiết lập và thời gian giam giữ. Sau khi mô phỏng, bạn tìm thấy rằng dữ liệu và đồng hồ chính xác là cùng chiều dài (lấy 0.2ns khớp như một ví dụ), và vẫn còn có sự khác biệt 0.3n,

Tfltuclkumin-Tflt\ u data. settle u slowMở0.3'''~

Tflt u dữ liệu u chuyển đổi u trì hoãn min-Tflt u clMởtối x **

Hãy dùng Tmargin=0.5ns để xem trận đấu giữa đồng hồ và dữ liệu là 0.2, tức là độ dài trùng nhau giữa dữ liệu và đồng hồ không nên vượt quá 0.2.

Trong mô phỏng thực tế, tính toàn vẹn tín hiệu của đồng hồ và dữ liệu được phân tích và mô phỏng trước, và một dạng sóng nhận được tín hiệu tốt hơn có thể được lấy qua sự khớp kết thúc đúng cách. Hình 3D là một bộ so sánh mô phỏng dạng sóng khác nhau giữa kết thúc thụ động và kết thúc đồng hồ hoạt động, từ đó có thể thấy rằng mô phỏng độ chính xác tín hiệu là cần thiết trước.

Vào đồng hồ đồng hồ, truyền dữ liệu và nhận dữ liệu phải được hoàn thành trong vòng một đồng hồ. Cùng một lúc, sự chậm trễ của thiết bị và sự chậm trễ của PCB vết vết tích cũng giới hạn tần số điều hành lý thuyết tối đa của xe bus đồng hồ thường. Do đó, Đồng hồ đồng hồ thường được dùng cho tỉ lệ truyền tải thấp hơn 200MHz đến 30MHz. Chuyển phát nhanh hơn mức này, Hệ thống đồng bộ nguồn thường được áp dụng. Công nghệ đồng bộ nguồn hoạt động trong một hệ thống đồng hồ tương đối, sử dụng dữ liệu và đồng hồ truyền, Tốc độ phát tín hiệu chủ yếu được quyết định bởi sự khác biệt thời gian giữa dữ liệu và tín hiệu đồng hồ, để hệ thống có thể đạt tốc độ truyền tải cao hơn. Thông qua phân tích độ chính xác tín hiệu, phân tích thời gian và mô phỏng của máy công tắc Ethernet tần số và con gái, Tác giả ngắn gọn rất nhiều thiết kế vòng tròn của sản phẩm, và giải quyết hiệu quả độ chính xác tín hiệu, Thời gian và các khía cạnh khác của tốc độ cao thiết kế qua phân tích và mô phỏng. Vấn đề, mà đảm bảo toàn bộ thiết kế chất lượng và thiết kế speed, Thực sự đạt được bước đi duy nhất của... Bảng PCB. Bảng chính và bảng con gái đã bị gỡ lỗi và chuyển thành công sang sản xuất..