Công nghệ PCB - Phương pháp phân tích tính toàn vẹn nguồn điện PCB dựa trên Cadence PI

Để giải quyết các vấn đề về tính toàn vẹn nguồn điện của PCB nhiều lớp tốc độ cao, rút ngắn chu kỳ phát triển và cải thiện hiệu suất của chúng, một cách để phân tích tính toàn vẹn nguồn điện của PCB đã được đề xuất sử dụng CadencePI làm ví dụ về hệ thống lõi ARM11. Xác định giá trị, số lượng và bố cục của tụ điện tách rời bằng cách phân tích trở kháng mục tiêu của hệ thống điện; Phân tích giảm điện áp DC và mật độ hiện tại của mặt phẳng nguồn điện để cải thiện thiết kế PCB và tối ưu hóa tính toàn vẹn nguồn điện của hệ thống. PCB được tạo ra sau khi phân tích mô phỏng năng lượng được kiểm tra bằng cách sử dụng nền tảng thử nghiệm được xây dựng bởi tải điện tử động. Tính toàn vẹn của công suất hệ thống là tốt, cho thấy kết quả phân tích là hợp lệ.

Khi tín hiệu tốc độ cao hiện đại trở nên nhanh hơn, các cạnh tín hiệu dốc hơn và điện áp nguồn của chip giảm hơn nữa, việc tăng tần số xung nhịp và tốc độ đọc dữ liệu đòi hỏi nhiều năng lượng hơn. Tính toàn vẹn tín hiệu trong các hệ thống điện tử Trong khi phân tích và nghiên cứu, làm thế nào để cung cấp năng lượng ổn định và đáng tin cậy cho các hệ thống điện tử cũng trở thành một trong những hướng nghiên cứu quan trọng. Phương pháp phân tích và thực hành kỹ thuật toàn vẹn điện vẫn đang trong giai đoạn khám phá liên tục. Công nghệ mô phỏng được sử dụng để giải quyết càng nhiều vấn đề về tính toàn vẹn của nguồn điện càng sớm càng tốt trong thiết kế sản phẩm theo hướng dẫn lập kế hoạch và thiết kế tổng thể đáp ứng các điều kiện sản xuất và thử nghiệm. Nó có thể giảm thiểu chi phí sản phẩm và rút ngắn chu kỳ phát triển. Hiện tại, một số công cụ EDA cung cấp khả năng phân tích mô phỏng Power Integrity (PI). Allegro cung cấp một giao diện làm việc tương tác tốt và tích hợp chặt chẽ với các sản phẩm front-end Cadence, Orcad và Capture. Thiết kế PCB phức tạp nhiều lớp cung cấp giải pháp hoàn hảo nhất. Bài viết này sử dụng các thành phần Cadence PI trong Allegro để phân tích tính toàn vẹn nguồn của hệ thống lõi ARM11 và kiểm tra tính toàn vẹn nguồn của bo mạch PCB để xác minh kết quả phân tích mô phỏng.

1 Phân tích lý thuyết về tính toàn vẹn điện

1.1 Khái niệm hệ thống phân phối điện

Trong các hệ thống điện tử, chức năng của hệ thống con cung cấp điện áp tham chiếu ổn định và đủ dòng điện truyền động cho tất cả các thiết bị. Do đó, các mạch nguồn và mạch chức năng phải có kết nối nguồn điện trở kháng thấp và kết nối nối đất. Trở kháng của một hệ thống điện lý tưởng là 0 và tiềm năng tại bất kỳ điểm nào trong mặt phẳng là không đổi, nhưng hệ thống điện thực tế có điện dung ký sinh phức tạp và cảm ứng và điện áp cung cấp bởi chip nguồn không phải là giá trị không đổi lý tưởng.

Hệ thống phân phối điện (PDS) bao gồm trở kháng mục tiêu, mô-đun điều chỉnh điện áp (VPM), mặt phẳng nguồn/mặt đất, tụ điện tách rời và tụ gốm tần số cao.

Vấn đề toàn vẹn công suất đề cập đến mạng lưới phân phối trong các hệ thống tốc độ cao có trở kháng đầu vào khác nhau ở các tần số khác nhau, dẫn đến rung điện áp do dòng ồn I và dòng tải tạm thời I'trên mặt phẳng nguồn/mặt đất. Biến động điện áp này một mặt ảnh hưởng đến mặt phẳng để cung cấp tham chiếu điện áp ổn định cho tín hiệu kỹ thuật số, mặt khác gây ra rung điện áp cung cấp, ảnh hưởng đến hiệu suất của thiết bị. Khi dao động điện áp phẳng vượt quá phạm vi dung sai của thiết bị, hệ thống sẽ không hoạt động đúng. Chìa khóa để thiết kế hệ thống phân phối điện là trở kháng mục tiêu Z, được định nghĩa là công thức (1):

Trong công thức, Vdd là điện áp nguồn của chip, Ripple là dao động điện áp cho phép của hệ thống và i³ Imax là biến thể thoáng qua lớn nhất của chip tải. Mục đích của hệ thống cung cấp điện là để có thể cung cấp đủ hiện tại ổ đĩa với giá trị điện áp không đổi trong thời gian đáp ứng hạn chế, vì vậy nó cần phải có trở kháng cung cấp điện đủ thấp.

1.2 Giải pháp cho Power Integrity

Mô-đun điều chỉnh điện áp, mặt phẳng nguồn/mặt đất, tụ điện tách rời và tụ gốm tần số cao đóng vai trò quyết định đến trở kháng của hệ thống phân phối điện trong các dải tần số khác nhau. Trong dải tần số thấp từ 1KHz đến vài Hz, điều chỉnh điện áp điều chỉnh dòng đầu ra để điều chỉnh điện áp tải; Trong dải tần trung bình từ vài MHZ đến vài trăm MHZ, tiếng ồn nguồn được lọc chủ yếu thông qua mặt phẳng nguồn/mặt đất của tụ điện tách rời và PCB; Trên 1GHz ở phần tần số cao, tiếng ồn nguồn chủ yếu được lọc bởi nguồn/mặt đất phẳng của PCB và tụ điện tần số cao bên trong chip. Khi thực hiện mô phỏng tính toàn vẹn năng lượng, các băng tần thực sự có ý nghĩa chủ yếu nằm trong các băng tần từ vài MHZ đến vài trăm MHZ. Hiện nay, có hai cách chính để giải quyết vấn đề toàn vẹn điện:

Một là tối ưu hóa thiết kế xếp chồng và bố cục của PCB. Trong thiết kế PCB tốc độ cao, toàn bộ lớp đồng thường được sử dụng làm mặt phẳng nguồn/mặt đất để giảm thiểu trở kháng đầu vào. Nguồn điện và mặt phẳng nối đất có thể được coi là tụ điện phẳng, đặc biệt là ở giai đoạn tần số trung bình thấp, nơi cả điện trở nối tiếp tương đương và điện cảm nối tiếp tương đương đều nhỏ và có đặc tính tách và lọc tốt. Kết hợp các kết hợp trở kháng được thực hiện bởi tính toàn vẹn tín hiệu sớm với các tiêu chuẩn sản xuất hiện tại, đặt khoảng cách lớp hợp lý và chọn giá trị điện dung giữa các tấm phù hợp, có thể cải thiện tính toàn vẹn công suất của thiết kế tốc độ cao. Giá trị điện dung của mặt phẳng nguồn và mặt đất có thể được ước tính theo công thức (2):

Trong công thức, đảo=8,854 pF; Isla µr=4,5 (giá trị hiệu chuẩn vật liệu FR-4); A là diện tích đồng của lớp công suất (m2); d là khoảng cách (m) giữa các lớp năng lượng đồng. Theo kết quả mô phỏng, tụ điện phẳng C nhỏ hơn có đường cong phản ứng trở kháng cao hơn và tần số cộng hưởng cao hơn.

Hai là thiết lập tụ điện tách rời. Đây là cách hiệu quả nhất để giải quyết vấn đề toàn vẹn điện hiện nay. Trong các hệ thống tần số cao, cảm ứng ký sinh trong hệ thống phân phối điện không thể bỏ qua, nó trực tiếp dẫn đến sự gia tăng trở kháng của hệ thống phân phối điện. Vì điện dung và điện cảm có các đặc tính ngược nhau trong miền tần số, phương pháp bổ sung điện dung có thể được sử dụng để giảm sự gia tăng trở kháng do điện cảm. Đồng thời, các tụ điện có hiệu ứng lưu trữ năng lượng và có khả năng đáp ứng nhu cầu dòng điện thay đổi rất nhanh, do đó có thể cải thiện hiệu quả khả năng đáp ứng thoáng qua của nguồn điện trong khu vực cục bộ. Làm thế nào để chọn tụ điện có giá trị tụ điện thích hợp và xác định vị trí thích hợp của tụ điện, làm cho trở kháng của hệ thống phân phối điện nhỏ hơn trở kháng mục tiêu trong toàn bộ dải tần số hoạt động của hệ thống PCB, trở thành chìa khóa để giải quyết vấn đề toàn vẹn điện. Với sự trợ giúp của Cadence PI, tụ điện, số lượng và vị trí của tụ điện tách rời có thể được xác định nhanh chóng để tăng hiệu quả phát triển.

2 Mô phỏng tính toàn vẹn nguồn điện

2.1 Hệ thống lõi ARM11

Bài viết này cung cấp phân tích về tính toàn vẹn năng lượng của hệ thống lõi ARM11 bằng cách sử dụng Cadence PI làm công cụ mô phỏng. Hệ thống lõi ARM11 trong bài viết này sử dụng chip S3C6410. S3C6410 là kiến trúc ARM11, gói FBGA và chip yêu cầu nhiều nguồn điện. Trong bài viết này, chip có 2 điện áp hoạt động: 1.2V cung cấp năng lượng lõi, 26 chân nguồn (10 chân nguồn lõi, 16 chân nguồn logic); Nguồn cung cấp giao diện đầu vào/đầu ra 3,3 volt với 30 chân nguồn I/O. Tần số hoạt động bên trong chip là 667MHz và giao diện đầu vào/đầu ra bộ nhớ ngoài là 266MHz. Hệ thống lõi ARM11 sử dụng cấu trúc xếp chồng 8 lớp với khoảng cách giữa các lớp được đặt trên tiền đề của các tiêu chuẩn sản xuất và kết hợp trở kháng mô phỏng tín hiệu. Bài viết này sử dụng Cadence PI để mô phỏng tính toàn vẹn nguồn điện của mạng cung cấp điện áp lõi ARM11 VDD_ARM.

Theo sổ dữ liệu chip S3C6410, mức tiêu thụ hiện tại lõi là 200mA, cộng với dung sai 100%, biến động điện áp cho phép của hệ thống là 4% và điện áp lõi là 1,2V. Theo công thức (1), trở kháng mục tiêu được đặt trong mô phỏng. Đó là 0,12 hòn đảo.

2.2 Mô phỏng tính toàn vẹn nguồn điện

2.2.1 Mô phỏng nút đơn, phân tích, xác minh và tối ưu hóa các loại tụ điện

Trong mô phỏng nút đơn, kết nối vật lý thực tế của từng thành phần trong hệ thống điện bị bỏ qua. Giả sử mô-đun điều chỉnh điện áp nguồn VRM, nguồn kích thích tương tự, nguồn hiện tại và tất cả các tụ điện được kết nối song song, mô phỏng nút đơn có thể thu được điện dung cần thiết để duy trì trở kháng mục tiêu.

2.2.2 Mô phỏng đa nút, đặt tụ điện tách rời để tối ưu hóa bố cục

Vì mô phỏng nút đơn không tính đến bố cục của tụ điện tách rời, để có kết quả chính xác hơn, hãy xem xét vị trí của nguồn ồn và tụ điện tách rời và thực hiện mô phỏng đa nút trên dải tần số đầy đủ. Trong mô phỏng đa nút, Cadence PI chia mặt phẳng công suất thành nhiều lưới theo định nghĩa của người dùng và mô hình hóa từng lưới. Sau đó, tụ điện tách rời được đặt, mô-đun điều chỉnh điện áp VRM và nguồn tiếng ồn được kết nối với một lưới cụ thể. Kết nối các điểm lưới để tạo ra dạng sóng mô phỏng trở kháng tần số cho mỗi nút.

Để có độ chính xác cao hơn, kích thước lưới phải lớn hơn 1/10 bước sóng tương ứng với tần số cao nhất của hệ thống.

2.2.3 Phân tích giảm điện áp DC IR tĩnh mặt phẳng cung cấp điện

Để chip hoạt động tốt, điện áp nguồn phải được giới hạn trong phạm vi dao động cho phép. Biến động công suất được gây ra bởi hai phần: tổn thất DC và tiếng ồn AC. DC IR giảm là nguyên nhân chính của tổn thất DC. Việc giảm điện áp IR Drop DC tĩnh chủ yếu liên quan đến chiều rộng của kết nối kim loại và các lớp được sử dụng, dòng điện chảy qua đường dẫn, số lượng và vị trí của quá cảnh. Sau khi pin nguồn và dòng hấp thụ được thiết lập trong Cadence PI, điện áp DC giảm cho mạng điện áp nguồn lõi ARM11 VDD_ARM sau khi bố trí phân tích hoàn tất. Khi hệ thống lõi ARM11 hoạt động ở tần số 667MHz, điện áp DC 1,2 V của nó cho phép phạm vi dao động+/- 0,05V. Phần mềm mô phỏng Cadence PI tính toán gradient điện áp cho mạng VDD_ARM. Giá trị tối đa của Drop là 0,013V, nhỏ hơn phạm vi dao động cho phép+/- 0,05V, đáp ứng đầy đủ các yêu cầu điện áp hoạt động của S3C6410, có thể đảm bảo sự ổn định của hệ thống.

2.2.4 Phân tích mật độ dòng điện mặt phẳng công suất

Khi có quá nhiều lỗ trên mặt phẳng năng lượng hoặc phân phối không hợp lý, dòng điện có thể chảy qua một khu vực hẹp, dẫn đến mật độ dòng điện quá mức trong khu vực đó. Vùng mật độ dòng điện lớn nhất trên mặt phẳng điện được gọi là điểm nóng. Các điểm nóng có thể gây ra các vấn đề nghiêm trọng về ổn định nhiệt. Do đó, nó là cần thiết để thiết kế hợp lý overhole để làm cho mật độ hiện tại của bảng mạch được phân phối đồng đều, tránh gần chip quan trọng và đi bộ tốc độ cao. Điểm nóng xuất hiện.

3. Kiểm tra tính toàn vẹn nguồn điện PCB

Trong phiên bản đầu tiên của PCB, không có phân tích Cadence PI nào được sử dụng, nhưng một số tụ điện tách rời được đặt theo kinh nghiệm. Trong quá trình gỡ lỗi, hình dạng sóng của tín hiệu kỹ thuật số tốc độ cao được tìm thấy là xấu và đôi khi có lỗi. Trong phiên bản thứ hai, số lượng và vị trí của tụ điện tách rời và bố cục của một số bản gốc đã được điều chỉnh thông qua phân tích Cadence PI.

Nguồn cung cấp chuyển mạch 1,2 V cung cấp dòng điện đầu ra khoảng 0_2½ 0,8A cho mặt phẳng nguồn. Trở kháng đầu ra thay đổi theo chu kỳ khi tải động ở điện áp không đổi và biên độ dòng điện có thể hoàn thành bước nhảy 0,2½ 0,8a trong cùng một chu kỳ. Như bạn có thể thấy từ dữ liệu, tính toàn vẹn năng lượng của phiên bản thứ hai của PCB được sản xuất sau khi phân tích Cadence PI đã được cải thiện đáng kể.

4 Kết luận

Sau khi phân tích mô phỏng Cadence PI, bảng mạch PCB hệ thống lõi ARM11 đã được tạo ra. Thông qua các phép đo thực tế của mạch, mỗi hệ thống phân phối điện được tìm thấy hoạt động tốt, về cơ bản phù hợp với kết quả mô phỏng. Hệ thống phân phối điện trở nên phức tạp hơn khi tần số của hệ thống tăng với tốc độ cao và chi phí sản xuất kỹ thuật và chu kỳ được kiểm soát chặt chẽ. Khi thiết kế hệ thống điện tử, phân tích mô phỏng tính toàn vẹn năng lượng được thực hiện ở cấp độ hệ thống để mô phỏng hành vi của hệ thống thực, giúp cải thiện hiệu quả thiết kế và giảm lỗi thiết kế.