Thông tin PCB - Về gói cấp wafer

Sự xuất hiện ban đầu của gói cấp wafer được thúc đẩy bởi việc sản xuất I/O tốc độ thấp và các cụm bóng bán dẫn tốc độ thấp cho điện thoại di động, chẳng hạn như cảm biến trên chip thụ động và IC truyền tải điện. Hiện tại, WLP đang trong giai đoạn phát triển, được thúc đẩy bởi các ứng dụng như Bluetooth, GPS và card âm thanh, với nhu cầu ngày càng tăng. Khi ngành công nghiệp chuyển sang sản xuất điện thoại 3G, nhiều ứng dụng mới cho điện thoại di động dự kiến sẽ là một động lực tăng trưởng khác cho WLP, bao gồm bộ chỉnh TV, bộ phát FM và bộ nhớ ngăn xếp. Điều này sẽ dẫn đến một sự chuyển đổi tiêu chuẩn hóa trong toàn ngành khi các nhà sản xuất thiết bị lưu trữ dần triển khai WLP.

Hiện nay, công nghệ này được sử dụng rộng rãi trong các lĩnh vực khác nhau như bộ nhớ flash, EEPROM, DRAM tốc độ cao, SRAM, ổ đĩa LCD, thiết bị RF, thiết bị logic, thiết bị quản lý nguồn/pin và thiết bị tương tự (bộ điều chỉnh, cảm biến nhiệt độ, bộ điều khiển, bộ khuếch đại hoạt động, bộ khuếch đại công suất). Đóng gói cấp wafer chủ yếu sử dụng hai kỹ thuật cơ bản: tái phân phối màng và hình thành lồi. Trước đây được sử dụng để chuyển đổi các vùng tương tác được phân phối dọc theo ngoại vi của chip thành các vùng tương tác lồi được phân phối trên bề mặt chip dưới dạng mảng phẳng. Loại thứ hai được sử dụng để tạo ra các khối lồi trên vùng liên kết của các khối lồi, tạo thành một mảng các khối lồi.

Đóng gói cấp wafer

Hiện tại, có ba đường dẫn cho gói cấp wafer: WLCSP, FOWLP và PLP:

WLCSP (đóng gói kích thước chip cấp wafer), còn được gọi là quạt trong WLP, là phương pháp đóng gói truyền thống được sử dụng để cắt chip cuối cùng. Nó hoạt động tốt cho các mạch tích hợp với số lượng pin nhỏ hơn. Khi số lượng tín hiệu đầu ra IC tăng lên, kích thước bóng hàn trở nên nghiêm ngặt hơn. PCB không thể đáp ứng yêu cầu điều chỉnh kích thước IC đóng gói và vị trí pin đầu ra tín hiệu.

FOWLP bắt đầu với việc cắt chip và sau đó phân phối lại chúng trên các chip đúc nhân tạo mới. Ưu điểm bao gồm giảm độ dày gói, tăng quạt (giao diện I/O nhiều hơn), hiệu suất điện tốt hơn và khả năng chịu nhiệt tốt hơn. FIWLP và FOWLP có các ứng dụng khác nhau, nhưng cả hai đều là phương pháp đóng gói hàng đầu trong tương lai. FIWLP được sử dụng rộng rãi nhất trong các chip tín hiệu tương tự và lai, tiếp theo là kết nối không dây, với cảm biến hình ảnh CMOS cũng được đóng gói bằng công nghệ FIWLP. FOWLP sẽ được sử dụng chủ yếu cho chip xử lý trong các thiết bị di động.

PLP (Panel Level Packing) tương tự như FOWLP ở chỗ nó phân phối lại chip trên một bảng điều khiển hình chữ nhật lớn hơn thay vì một wafer tròn. Diện tích lớn hơn có nghĩa là tiết kiệm chi phí hơn và hiệu quả đóng gói cao hơn. Ngoài ra, việc cắt chip thành hình vuông dẫn đến việc đóng gói wafer lãng phí, và các tấm hình chữ nhật có thể giải quyết vấn đề này một cách hiệu quả. Tuy nhiên, điều này cũng đặt ra yêu cầu cao hơn về in thạch bản và liên kết. Ý tưởng cơ bản là hoàn thành sản xuất chip trong khi đóng gói trực tiếp trên chip silicon, đóng gói nhiều đơn vị chip trong một cấu trúc gói tích hợp. Điều này tránh được bước đóng gói từng chip riêng lẻ trong một gói truyền thống, do đó tăng năng suất và giảm chi phí.

Quá trình đóng gói cấp wafer thường bao gồm các bước sau:

Chuẩn bị wafer: Làm sạch và chuẩn bị các tấm silicon để đảm bảo độ tin cậy và tính nhất quán của quá trình đóng gói.

Hình thành cấu trúc đóng gói: Một lớp vật liệu đóng gói, thường là polyme, được áp dụng trên một tấm silicon để tạo thành cơ sở của cấu trúc đóng gói.

Kết nối mạch: Tạo dây kim loại (liên kết chì) hoặc cấu trúc kết nối mạch khác trên một tấm silicon để kết nối mạch của chip với cấu trúc gói.

Kiểm tra và xác minh chất lượng: Kiểm tra hiệu suất điện, kiểm tra tính toàn vẹn của gói, v.v. được thực hiện để đảm bảo chip gói đáp ứng các yêu cầu chất lượng.

Tách chip: Tách chip đóng gói khỏi chip silicon để có được một chip đóng gói duy nhất.

Dựa trên công nghệ BGA, WLP là một hình thức cải tiến và nâng cao của CSP, phản ánh đầy đủ các ưu điểm kỹ thuật của BGA và CSP. Nó có nhiều lợi thế độc đáo:

Hiệu quả xử lý bao bì cao: được sản xuất bằng quy trình sản xuất hàng loạt dưới dạng wafer.

Nó thừa hưởng những ưu điểm của gói chip đảo ngược, đó là trọng lượng nhẹ, mỏng, ngắn và nhỏ.

Chi phí cơ sở sản xuất thấp: thiết bị sản xuất chip có thể được sử dụng đầy đủ và tránh đầu tư vào dây chuyền sản xuất gói riêng biệt.

Cân nhắc thiết kế chip và gói thống nhất: Cải thiện hiệu quả thiết kế và giảm chi phí thiết kế.

Rút ngắn thời gian sản xuất: Nó rút ngắn đáng kể toàn bộ quá trình từ sản xuất chip, đóng gói đến phân phối sản phẩm, do đó giảm chi phí.

Chi phí hiệu quả: Chi phí của WLP liên quan chặt chẽ đến số lượng chip trên mỗi wafer. Càng nhiều chip trên chip, chi phí càng thấp. Loại bao bì này là phương pháp đóng gói tối thiểu và chi phí thấp nhất.

Ưu điểm của WLP là nó phù hợp với công nghệ đóng gói cấp chip (CSP) cho các mạch tích hợp nhỏ. Bằng cách áp dụng công nghệ đóng gói song song và thử nghiệm điện tử ở cấp độ wafer, WLP làm giảm đáng kể diện tích chip trong khi cải thiện năng suất sản xuất. Ngoài ra, chi phí cho mỗi I/O được giảm đáng kể bằng cách thực hiện kết nối chip song song ở cấp chip. Ngoài ra, quy trình kiểm tra cấp chip được đơn giản hóa giúp giảm chi phí hơn nữa.

Việc đóng gói và thử nghiệm chip có thể được thực hiện ở cấp độ wafer bằng cách sử dụng gói cấp wafer.