Tin tức về PCB - Sản xuất và tác động của "độ lệch lớp" của độ lệch sản xuất PCB

Sản xuất và tác động của "độ lệch lớp" của Sản xuất PCB deviation
Last year, Chúng t ôi quá say mê trong đại dương công nghệ đến nỗi không thể thoát ra được., mà khiến một số độc giả nói rằng họ quá cao và không thể hiểu được. Vào đầu năm mới, let’s talk about the impact of [size=Lem]Sản xuất PCB về chất lượng tín hiệu và sản phẩm. Một khi nào sản phẩm phần cứng được thiết kế, nó phải được sản xuất. Tuy, trong mọi sản phẩm, phải có độ lệch. Những sai lệch do bảng mạch sản xuất? Độ lệch độ bao lớn?? Có nhận được độ lệch này không?? Những vấn đề này,
Hôm, Tôi sẽ nói về một trong những sai lệch do sản xuất gây ra: "độ lệch lạc cấp độ...."Độ lệch Lớp bao gồm hiện tượng lệch lạc giữa lõi và lõi trong suốt quá trình sản xuất những tấm lõi khác nhau..
Được. Bảng PCB được ép plastic với một lớp lõi và một lớp PP. PP là Mẫu ổn định, như là dán keo lên trên và dưới giấy, rồi xếp chúng từng cái một. Không thể xếp ngang hàng trăm., Và keo dính đầy chất lỏng, sau khi xếp và ép lần nữa, tờ giấy sẽ trượt. Ống chất dày hơn, lớn hơn cả lớp, the effect is shown in the figure below
Let's take a look at the actual PCB Tình, such as routing in the GSSG stack (GND layer- Signal layer- Signal layer- GND layer), and the design effect
We study layer bias, Mục đích là nghiên cứu ảnh hưởng của khuynh hướng lớp trên sự hư hỏng của tín hiệu. Cái này là một trường hợp rất điển hình để giải thích tác động của khuynh hướng lớp nặng.
1. The influence of layer deviation on impedance

Traces often need to pass through dense via areas on the board, như các khu vực có liên hệ. Lúc này, Khoảng cách giữa vết tích và kinh is giới hạn. Đó không phải là thứ anh có thể tránh xa nếu anh muốn tránh xa.. Chúng tôi thường nói hệ thống dây dẫn ở đây.
Khi thiết kế bảng cản trở, chúng ta sẽ chỉ ra khoảng thời gian thích hợp để cản trở bất thường cho dấu vết có chiều rộng khác nhau và khoảng cách đường., như 100ohm++/-10=* or 95ohm++/-8%, giả sử rằng trở ngại thiết kế là vết rách 100oham do thước đo nhỏ của vật liệu sau khi ép, Độ cản trở đo của dấu vết là 105ohm, nhưng theo yêu cầu thiết kế, Khả năng cản trở của 105ohm không vượt quá 100ohm.+/-10%, đáp ứng chất lượng cung cấp của nhà máy.
Dựa theo tiêu đề tối đa 105ohm, vết tích lại đi qua đường truyền., giả sử rằng chúng ta đặt nó vào thiết kế gốc hiển thị trong hình ảnh bên dưới trong thời gian thiết kế.. Chúng ta đều biết đường dây sản xuất và sản xuất sẽ được chuyển sang bên trái., or to the right (not what we want), mà hoàn toàn ngẫu nhiên. Trong giai đoạn thiết kế, Sản phẩm có hiệu quả nên được cân nhắc trong trường hợp xấu nhất.. Chỉ sau này phân tích được độ lệch bên phải.
Cái cản trở của thiết kế gốc là 106oham. Nếu có sai lệch lớp 5milil, Khả năng cản trở của vết tích đi vào khu vực chống đệm của đường thông qua xoay ngược lên 108oham. If in a dense via area (such as BGA), Vết tích thường xuyên phải đi qua nhiều hàng cây cầu để lộ ra., sẽ gây trở ngại dấu vết chảy ra thường xuyên, Giống như: 106~108~106~108~106~. Có thể hệ thống của bạn chịu được sự nhiễu dạng đôi? If your trace impedance has been made to the upper limit of 110 ohm (that is, 100 ohm +10%), thêm 2 ohm to 110 ohm, có thể chấp nhận? Nó có ảnh hưởng đến sản lượng của... Sản phẩm PCB? H2269;128;1669;1269;1266;1669;lo lắng về những vấn đề kiểu này sau đó., Sẽ tốt hơn nếu tìm ra cách để tránh chúng trong thời gian thiết kế..