Chất nền IC - Phân tích ứng dụng sát thủ của IC Embedded Substrate Technology

Đồng nhất 3DIC vẫn phải đối mặt với ngưỡng sản xuất hàng loạt

Samsung cũng là công ty đầu tiên giới thiệu bộ nhớ NANDFlash xếp chồng 3DIC đồng nhất, bộ nhớ DDR3 và chip xếp chồng WideI/ODRAM cho máy tính để bàn và máy tính xách tay, mặc dù công nghệ xếp chồng 3DIC+TSV 3D có thể làm tăng mật độ chip với diện tích tối thiểu, giảm chi phí và giảm kích thước sản phẩm. Các công ty thiết kế IC như Qualcomm và Broadcom cũng đã giới thiệu công nghệ 3DTSV để thiết kế thế hệ IC mật độ cao tiếp theo.

Công nghệ 2.5D đã được sử dụng rộng rãi trong các chip hoạt động logic như CPU/GPU/FPGA. Công nghệ IBM/AMD 2.5D/3DIC sẽ thúc đẩy hơn nữa các ứng dụng tích hợp không đồng nhất như DRAM, CIS, RF, LED và các thành phần quang điện tử. Yole International Semiconductor Association (SEMI) tiếp tục thực hiện chương trình 3DTSV và mời các ngành công nghiệp như HP, IBM, Intel, Samsung, Qualcomm, TSMC, UNIT, Hynix, Ammette, (ASE, ST, Samsung, Micron, GlobalFoundries, NEXX, FRMC tích cực đầu tư vào nghiên cứu và sản xuất 3DIC, xây dựng một hệ sinh thái chuỗi công nghiệp 3D được xác định rõ ràng.

Các ứng dụng tích hợp hiện tại của 3DIC vẫn thuộc cùng một quy trình sản xuất, tích hợp chip đồng nhất (homogenized chip), chẳng hạn như DRAM, chip NANDFlash hoặc bộ vi xử lý đa lõi. IEK dự đoán rằng 3DIC với các ngăn xếp đồng nhất như DRAM và NANDFlash dự kiến sẽ đi vào sản xuất hàng loạt bắt đầu từ năm nay (2013). Đối với tích hợp không đồng nhất của chip logic (logic), chip nhớ (DRAM), IC tần số vô tuyến (RF), bộ khuếch đại công suất (PA), chip chuyển đổi quang điện, v.v., bị hạn chế bởi các vấn đề kỹ thuật như tiêu thụ điện năng và hệ số vật liệu đóng gói. Nó vẫn chưa được vượt qua.

Công nghệ trung gian 2.5D dẫn đầu trong việc đưa FPGA, GPU/APU vào sản xuất hàng loạt

Như đã đề cập trước đó, 3DIC được sử dụng cho Hetergenous Integrated. Nó xếp các chip silicon trần với các quy trình logic và đặc tính hoạt động khác nhau và sử dụng công nghệ TSV (Silicon Drilling) để kết nối các chip với nhau. Khi các loại chip khác nhau được xếp chồng lên nhau, các vấn đề tiêu thụ điện năng và tản nhiệt sẽ yêu cầu xử lý đặc biệt.

Nếu bạn chỉ xếp chồng một chip DRAM với điện áp 1V và tiêu thụ điện năng 2W, dòng khởi động là khoảng 2 ampe. Nếu CPU xử lý đa lõi 2GHz hoặc đơn vị xử lý đồ họa (GPU) được xếp chồng lên nhau, bạn có thể dễ dàng cần hàng chục watt hoặc thậm chí nhiều hơn. 100 watt, dòng khởi động ánh sáng có thể lên tới hàng chục ampe, gần như có thể được xử lý bằng pin cấp ô tô. Loại chip này gây chết người cho thiết kế di động di động; Và nó cung cấp dòng điện lớn trong một khu vực hạn chế và dày đặc như vậy. Thiết kế dây của mạch nguồn và lựa chọn chip nguồn là cả hai thách thức kỹ thuật, và thậm chí bản thân dòng điện là nguồn gây nhiễu lớn nhất ảnh hưởng đến hiệu quả và sự ổn định của mạch.

Chip CPU và GPU hoạt động tần số cao thường có thể được làm nóng đến 120 độ. Tuy nhiên, khi nhiệt độ của các chip DRAM và NANDFlash vượt quá 85 ° C, sẽ có những bất thường về cơ chế làm mới và dung sai lưu trữ. Nếu CPU kết hợp với DRAM và NANDFlash được xếp chồng lên nhau, nhiệt độ cao của CPU sẽ ảnh hưởng đến DRAM và NANDFlash. Ngoài ra, giống như các thiết bị chuyển đổi quang điện, sự ổn định hoạt động sẽ giảm đáng kể khi nhiệt độ đạt 80 ° C hoặc cao hơn. Ngoài ra còn có các loại vật liệu khỏa thân khác nhau. Khi xếp chồng lên nhau, phải xem xét ảnh hưởng của các hệ số giãn nở nhiệt khác nhau đối với cơ chế đóng gói và thậm chí quá nóng có thể dẫn đến biến dạng lớp wafer xếp chồng lên nhau hoặc thậm chí nứt thiếc. Làm thế nào để sắp xếp hợp lý thứ tự xếp chồng của các chip này với các đặc tính nhiệt độ khác nhau để chúng không ảnh hưởng lẫn nhau trong quá trình tản nhiệt là một thách thức kỹ thuật rất nghiêm trọng. Đó là lý do tại sao 3DIC đã được sản xuất hàng loạt lần đầu tiên xuất hiện trong các sản phẩm xếp chồng DRAM công suất thấp và NANDFlash tương đương.

Công nghệ 2.5DIC (hoặc 2.5D interposer) lần đầu tiên được đề xuất bởi các nhà lãnh đạo nhà máy (ASE) và sau đó trở thành một thuật ngữ trong ngành công nghiệp bán dẫn. Phương pháp này là làm cho các chip của các đặc tính quy trình/làm việc khác nhau không xếp chồng lên nhau, nhưng được sắp xếp song song và gần nhau, đặt trên lớp trung gian vật liệu thủy tinh hoặc silicon (interpolator) để kết nối, sau đó kết nối bảng mạch PCB ở phía dưới, rút ngắn thời gian trễ tín hiệu và cải thiện hiệu suất hệ thống tổng thể; Mỗi khuôn song song có thể được kiểm tra riêng lẻ, sau đó đục lỗ và lắp ráp cạnh nhau. Nó không cần phải được kiểm tra bức xạ nhiệt/điện từ và có thể được kiểm tra tích hợp tổng thể sau khi đóng gói miễn là nó được đặt trên tấm giữa (Interposer). Khi thực hiện xếp chồng 3DIC, mỗi lớp trong ngăn xếp phải được kiểm tra nhiệt/điện từ; Nếu một trong các chip bị lỗi, toàn bộ thiết bị xếp chồng 3DIC phải được bồi thường.

2.5DIC được ngành công nghiệp bán dẫn coi là công nghệ trung gian để chuyển đổi sang 3DIC trong tương lai. Ngoài việc sử dụng Interposer làm cầu nối giao tiếp giữa các chip, điều quan trọng là phải chú ý đến các vấn đề như kết hợp chip và Interposer, đặc tính vật liệu và ứng suất nhiệt. So với 3DIC, 2.5DIC có nút cổ chai kỹ thuật thấp hơn. Lớp trung gian silicon (SIInterposer) được sử dụng trong bảng mạch, thường không yêu cầu quy trình sản xuất tiên tiến 40nm hoặc thậm chí 28nm như chip xử lý, có thể giảm chi phí sản xuất.

Lấy chip xử lý Xilinx2.5D FPGA làm ví dụ. Sau khi sắp xếp các chip FPGA 28/40nm cạnh nhau, chúng được đặt trên lớp trung gian silicon 65nm. Tổng chi phí thấp hơn so với quy trình SOC 40nm hoặc 28nm trước đó. Do đó, lĩnh vực ứng dụng của 2.5DIC không chỉ giới hạn ở chip nhớ. Các chip tính toán logic tích hợp cao, hiệu suất cao như FPGA, CPU, GPU đã bắt đầu áp dụng công nghệ giao diện 2.5D.

Ứng dụng sát thủ 2.5D/3DIC

Các chất bán dẫn đưa khái niệm 2.5DIC vào sản xuất hàng loạt được đại diện bởi Xilinx và Altera, các nhà sản xuất mảng cổng logic lập trình hàng đầu (FPGA). Cả hai công ty đều sử dụng công nghệ CoWos (ChiponWaferonSubstrate) 2.5DIC của TSMC. Giống như chip Virtex-72000TFPGA của Xilinx, các tấm trần 28nm được sắp xếp gần nhau. Các vi lồi dưới lõi ống trần được kết nối với lớp trung gian silicon 65nm. Sau đó, chúng được kết nối với quả bóng hàn thông qua công nghệ TSV và sau đó thâm nhập. Gắn bóng hàn vào bảng PCB bên dưới.

Ngoài ra, chip đồ họa Intel IrisPro5200 (GT3e) phù hợp với bộ xử lý IBM Power8, bộ xử lý Corei thế hệ thứ tư của Intel (Haswell) và APU 8 lõi bán tùy chỉnh của AMD cũng sẽ có công nghệ đóng gói 2.5DIC.

Đối với phân khúc 3DIC, ngoài việc xếp chồng đồng nhất các chip DRAM (WideI/O) và chip NANDFlash, Altera gần đây đã công bố sản phẩm FPGA 20nm thế hệ tiếp theo sẽ sử dụng quy trình 20nm thế hệ tiếp theo của TSMC cộng với công nghệ xếp chồng và tích hợp không đồng nhất 3DIC. Tích hợp hơn hai bộ chip FPGA, chip xử lý đa lõi ARM, chip HardCopyASIC có thể tùy chỉnh của người dùng, bộ xử lý tín hiệu kỹ thuật số DSP có thể điều chỉnh độ chính xác và chip nhớ MemoryCube xếp chồng lên nhau nhiều lớp.

ASE, Silicon Products, Licheng và Nanmao chiếm 56% thị trường bao bì và thử nghiệm toàn cầu, đây cũng là điểm mấu chốt cho km cuối cùng của chuỗi công nghiệp 3DIC. ASE sử dụng tiêu chuẩn 3DS-IC của nền tảng đặc tả SEMI, tích cực hợp tác với DesignHouse và Foundry để hoàn thành các thông số kỹ thuật kết nối lớp phủ DietoDie, DietoSiP và xác nhận độ tin cậy của xếp chồng, đo lường và đóng gói 3D; Kiểm tra các thủ tục cố định giữa các tấm tàu sân bay 3D, đồ đạc, nhà máy tại Foundry, Memoryhouse và đóng gói, cũng như tham gia vào TSV wafer, JEDECJC-11WideI/O phương pháp xếp chồng bộ nhớ và thông số kỹ thuật liên quan đến đảm bảo chất lượng 3DQA.

Ngoài ra, TSMC đã giới thiệu công nghệ sản xuất tích hợp CoWoS 2.5D/3DIC Structure (ChiponWaferonSubstance), cung cấp TSV/3D, các vật liệu lồi khác nhau bao gồm công nghệ trồng bóng, lớp trung gian silicon (Si interposer) và các tích hợp hệ thống con khác nhau, v.v. Dịch vụ mua sắm One Stop Đồng thời, tiếp tục đầu tư vào công nghệ 2.5D/3DIC, đẩy nhanh việc giới thiệu toàn bộ chuỗi công nghiệp như EDA, IP, thử nghiệm, thiết bị, nhà cung cấp chip silicon và nhà máy đóng gói. Các nhà máy đóng gói và thử nghiệm tại UPC và Hạ nguồn đang tìm kiếm một mô hình công nghiệp mở (OpenEcosystem Model) để phát triển công nghệ 3DIC.

IEK lưu ý rằng trước năm 2010, công nghệ 3DIC đã được giới thiệu trong các chip nhớ như NANDFlash và DRAM. Việc sản xuất hàng loạt các linh kiện CIS (CMOS Image Sensor) và MEMS (Microelectronics) cũng bắt đầu từ năm 2010. Có các ứng dụng như chip khuếch đại công suất (PA), gói chip chiếu sáng LED và gói phần tử chuyển đổi quang điện. Năm 2013, dự kiến sản xuất hàng loạt MemoryCube và WideI/ODRAM đa lớp đồng nhất; Isomeric 3DIC (Isomeric 3DIC) tích hợp CPU đa lõi, FPGA, ASIC, bộ nhớ và các thành phần quang điện dự kiến sẽ được giới thiệu trong giai đoạn sản xuất hàng loạt thực tế từ năm 2014 đến 2015.