PCB Teknik - Karmaşık tasarımlarda sinyal bütünlüğüne odaklan

Abstrakt: SoC tasarımında sinyaller arasındaki bağlantı sinyal integritet sorunlarına sebep olacak. Sinyal bütünlük sorunlarını yok etmek, sinyaller arasında karışık konuşma, güvenilir, üretilebilir ve sistem performansı da azaltılacak. Bu makale ASIC'de, çip tasarımında sinyal bütünlük sorunu çözecek yöntemi belirtiyor.

Standart hücrelerin uygulaması, kısa gelişme döngüleri ve hücrelerin arasındaki daha hafif koruma bölgeleri için ASIC tasarımı (uygulama özel integre devre) için standart hücrelerin etkinliği boşa harcadı. Bu yüzden, yüksek sonlu ASIC çip tasarımının anahtarı, yüksek performans çiplerinin kısa gelişme zamanında teslim edilmesini sağlamak.

İşlemin teknolojisinin geliştirilmesiyle sinyal karıştırma şansı arttı. Metal düzenleme katlarının sayısı artmaya devam ediyor: 0,35um sürecinde 4 veya 5 kattan 0,13um sürecinde 7 metal düzenleme katına kadar. Yönlendirme katlarının sayısı arttığında, yakın kanal kapasitesi de arttırılacak. Ayrıca, şimdiki karmaşık tasarımlardaki devre kapılarının sayısının hızlı artması daha çok ve daha uzun bağlantı çizgilerine ihtiyacı var. Uzun kablelerdeki direnişlik arttırır, ve daha ince ve daha ince metal kableleri de orta bağlantı kablelerin karışık bölümünün azalmasına neden direnişlik arttırır. Mevcut bakra kablo bağlantı süreci kullanılırsa bile bu sorun çözemez, ama sadece dirençlik sorunu çözmek için zamanı geçiriyor.

Açıkçası, bu yakın sinyal çizgilerin etkisi tasarım kararlarını dominat ediyor ve geçmişten daha farklı ve daha doğru bir model gerekiyor. Bir sinyalin etkisi diğerinin etkisi sinyaller arasındaki relative fazla ile bağlı. Aynı fazla sinyaller için, küçük bir alıcı ve 0,5 mm uzun sinyal çizgisine bağlı bir kurbanın a ğı %30'a hızlandırılacak. 1 mm uzun sinyal çizgileri için kurbanın ağı %40'e hızlandırılacak. Farklı fırsatlarda sinyaller için, küçük bir alıcı ve 0,5 mm uzun sinyal çizgisine bağlı bir kurbanın a ğı %70'e düşürür. Sinyal çizgi uzunluğu 1mm olduğunda sinyal %100'den fazla hızlandırılacak.

Sinyal çarpışma problemini çözmek için bir yol metal sinyal çizgileri arasındaki uzayı arttırmak. Sinyal çizginin boşluğunu iki katlayıp, 0,5 mm sinyal çizgisindeki sinyal konuşması %70'den %20'e düşürülebilir. Uzun sinyal çizgilerinin (1mm sinyal çizgilerinin) arayüzü %100'den %40'a düşürülecek. Fakat sinyaller arasındaki karışık konuşma hâlâ mevcut, ve sinyaller arasındaki karışık konuşma yöntemi metal hattı boşluğunu ikiye katlayarak çip alanını arttıracak ve sürüşmenin zorluklarını arttıracak.

Kalkan ölçülerini alın

Yukarıdaki sorunları çözmenin başka bir yolu koruma ölçülerini almak. Sinyal kablosunun her iki tarafında güç ya da zemin kablosu ekle ve sinyal karışık konuşması çok düşürülecek. Sisteme güvenlik ölçülerini eklemek de tüm komponentlerin iyi bir baypası olması gerekiyor ve aynı zamanda güç sağlaması ve toprak mümkün olduğunca "temiz" olması gerekiyor. Aslında, bir bölge noktasından bu çözüm metal hattı boşluğunu iki katlama yönteminden daha kötüdür. Çünkü bu durumda sinyal çizgi boşluğu 4 kat en az çizgi boşluğu, bu şekilde çizgi boşluğu yöntemi büyüklüğün sırası ile sürüşmenin karmaşıklığını arttıracak.

Ancak korumak yöntemi bazı sinyal çizgileri için daha uygun olabilir. Örneğin, saat çizgisinin çok hızlı bir hızı var ve en büyük sürücüler ve buferler böyle sinyal çizgilerle bağlanıyor. Fazi kilitli döngü teknolojisi sürücü ve buferindeki ilaç gecikmesini ödülleyebilir. Doğru düzenleme, saat sinyali etrafında izole bir çevre oluşturulmasını sağlıyor ve bu yüzden saat sinyalinin araştırmasını veri sinyaline azaltıyor.

Bu yöntemde tasarım mühendislerinin çıkarma ve analiz araçlarını kullanarak bütünlük sorunlarını sinyal eden bölgeleri keşfetmek için kullanır, sonra bazılarını seçip bu bölgedeki sorunları çözer. Eğer problematik sinyal çizgiler birbirinden ayrılırsa, yeniden yazma sorunu çözebilir. Basit bir yaklaşım, sürücünün boyutunu değiştirmek ve kurbanın a ğına bir buffer eklemek.

Mantık sintez süreci her zaman internet yükünün yaklaşık tahmin edilen değerine dayanan uygun sürücü seçir. Genellikle konuşurken, mantıklı sintez her zaman beklenen yükünün fazla ödüllenmesini sağlamak için daha güçlü bir sürücü seçer. Fakat fiziksel tasarım tamamlanmadan önce yük aslında bilinmiyor ve gerçek yük, beklenen yük durumlarına karşılaştığı %70'den %200'e değişebilir. En kötü durum, çok büyük bir yüklü kısa sürücü sürücü hafif yüklü uzun sürelik sürücü tarafından takip edilebilir. Sürücü sorununa bir çözüm, uzun hatları bölmek için bir buffer kullanmak. Bu çizginin uzunluğunu ve bağlama kapasitesini azaltır ve bu da buferin girişindeki yükünü tek yük seviyesine azaltır. Bu teknoloji, küçük değişiklikler buferin yerleştirmesi ve rotasyon sürecinde oluşturulmasını sağlar, altı seviye planlaması ve iyileştirmesini sağlar. Tasarım akışına statik bir zamanlama analizi adımını eklemek gürültü ve gecikme sorunlarını çözebilir. Bunun amacı bir akışa karışık konuşma ve zamanlama çözmek için adımları birleştirmek. Öncelikle, bu araçlar yerleştirme ve rotasyonundan sonra parazitik parametreleri çıkarır. İkinci olarak, çıkarılmış yük modeline göre sinyal kaçırma etkisini düşünmeden hesaplanır. Bu çıkarılmış gecikmeler, sonra tasarım ve statik zamanlama analiz araçlarında yanlış zamanlama belirlemek için kullanılır. Zaman penceresinin ilk yaklaşmasını aldıktan sonra tasarım mühendisi karışık konuşma yüzünden gecikme ekliyor ve zamanlama belirlenmiş zamanlama penceresinin üstünden olup olmadığını kontrol ediyor. Tam tasarım akışı üç statik zamanlama analizi gerekiyor.

Güvenilir ve üretilebilir

Bugün endüstri treni, çip kapılarının sayısı artmaya devam ediyor ve çip performansı da özelliklerin boyutunu azaltıp geliştiriliyor. Moore'un teorisi saat hızı ve devre kapılarının her 18 ay iki katı olduğunu s öylüyor. Tasarımda güvenli çalışma sınırını korumak için süreç teknolojisinin sürekli refinemesi enerji sağlaması voltajını bu şekilde düşürmesi gerektiğini istiyor. Aynı zamanda her devre kapısında güç tüketimi de azalıyor. Elektrik teslimatı voltasyonu azaltmak ve her kapıdaki güç tüketiminin azaltması kapıların sayısını arttırmasına ve saat frekansiyonu arttırmasına daima başarısız olur.

Örneğin, yeni bir süreç teknolojisinde, yüksek performans işlemcisi 1.8V elektrik sağlamı voltajı altında 300W elektrik tüketimine sahip. ASIC çipinlerin ortalama boyutu 34 milyon kapıya ulaşacak ve saat frekansı 450MHz'den fazla olacak. Sonraki nesil ASIC çipinlerin enerji tasarımı mevcut çipinlerden çok daha yüksek olacak. 0,35um sürecinde aynı ASIC tasarımı ile karşılaştırıldı, 0,18um ASIC çipinin enerji tüketmesi 6 kere aşacak ve şu anda şiddetlik 10 kere aşacak.

Elektrik tüketiminin arttırılması ve şu anda elektron götürülmesini neden eder. Ağzın akışı yüzünden yüksek güçlü bir yön a ğlarında metal göç olacak, özellikle şu anda sinyal çizgisinin kırpımından veya küçük bir uzaya geçtiğinde. Sinyal çizgisinin yüksek dirençliğindeki kendini ısıtıcı fenomeni, ikidireksiyonel akışlar da göçme sorunlarına sebep olabilir.

Çip özelliğin in ölçüsünün azaltılması da kapı oksit bölgesinin ölçüsünün uyumlu bir azaltması gerekiyor. Değiştirme devrelerin yüksek potansiyel bölgesi kapı okside bölgesinde elektronlar yakalayabilir. Oksidasyon bölgesinin yok edilmesi ve bunun sonuçlarıyla ilgili kapı sınıfındaki değişiklikler, değiştirme frekansıyla bağlı ve sinyal dönüşüm hızına bağlı bir süreç.

Eğer değiştirme frekansı güvenli bir sınır altında tutulursa, cihazın normal işleme hayatı tahmin edilebilir. Ancak, zorluk güvenlik sınırının üstündeki frekans ya da dönüştürme hızına uygun termal elektron etkisini kontrol etmek için yeni bir metod geliştirmektir. Kullanıcı bu etkileri tamamen karakterizlemeli. İlk olarak iç standart hücre devresinin geçici koşullarını simüle etmeli. Sonra simülasyon sonuçlarını, şimdiki yoğunluk sınırlığı altında gerçek silikon wafer yapısının test sonuçlarıyla karşılaştırmalı. Sonunda gerçek cihazı ve işlem teknolojisini tam olarak refleks eden bir cihaz modeli oluşturmaları gerekiyor.

Dört analizi birçok farklı metodları takip ediyor ve tüm bu metodlar gerçek değiştirme frekansiyasının hesaplamasını gerekiyor. Problemi çözmenin bir yolu, karakteristik modellere dayanan tüm devrelerin doğru cevabını simüle etmek. Başka bir yaklaşım silikon yapısında gerçek davranışlarını yakın yaklaştırmak için muhtemelen bir model geliştirmek.

Metal migrasyonu ve sıcak elektron injeksiyonu ile ilgili sorunları çözmek için ilk yöntem uzun kablelerde buferleri yerleştirmek, genelde daha yüksek akışlar ve daha hızlı sinyal değiştirme hızları vardır. Buffer hızı sürücüsünden daha düşük olursa bu yöntem sinyal çizgisinde yük kapasitesini azaltır ve sinyal dönüştürme hızını azaltır. Mümkün bir çözüm ise sürücü ve alıcı birimlerini değiştirmek.

Antenna etkisi ve sesi

Metal katı üzerindeki plazma etkisi süreci IC kapısında toplamaya zorluyor. Küçük ve küçük kapı alanının oranı, bağlantı sinyal çizgisinin arttığı uzunluğuna göre kapasitetli parçacıl basınç yaratacak, bu aygıtı daha fazla hasar edecek, bu da kumulativ bir süreç. Bu anten etkisini küçültmek için temel yöntemi metal alanının alanının oranını çevreye sınırlamak ve çabuk alanının alanının oranını çevreye sınırlamak. Böyle kuralları kabul etmek yük toplama ve transfer sürecini azaltır.

Başka bir alternatif strateji, anten kompensyonu düzenleme kurallarına bağlı bir düzenleme aracı kullanmak. Bu şekilde, anten akışını engelleyebilir ya da minimalleştirebilir, ama bu yöntemin maliyeti, çip alanı daha büyük. Başka bir mümkün metod, genişletim bölgesine uzun bir antene bağlamak ve yükünü diğer bölgelere (substrat gibi) aktarmak için genişletim direniğini kullanmak. Sonunda, bir buferi eklemek hatının uzunluğunu da azaltır ve elektrik temsiline ya da yere direnç yolu olarak döşeme dirençlisini (P tipi ya da N tipi çıkış transistor kanalı) yerleştirebilir.

Elektrik tüketiminin ve enerji tüketiminin arttırılması da başka sorunlara ulaşacak. Büyük akışlar elektrik sağlığı çizgisine voltaj düşürmesini sağlayacak. Bu yüzden, şu anda sıfır olmayan güç teslimatı a ğzından akıştırırken, IR voltaj düşürmesi oluşturulacak, bu yüzden voltajı kapıya ulaştırılacak. Elektrik tasarrufu ağında dirençliği azaltma yöntemi çip bölgesi ve karıştırma bölgesi tarafından kısıtlıyor. Fiziksel doğrulama sahnesindeki çıkarma ve analiz karmaşık, tam çip simülasyonu ve analiz süreci gerekiyor. Bu da geçici süreçlerin simülasyonu ve analizi, induktans ve kapasitenin etkilerini dahil ediyor.

Ancak yerleştirme ve yolculuk tamamlandıktan sonra, yukarıdaki sorunları çözmenin mümkün olmadığı için durum daha kötü olacak. Elektrik tüketiminin problemini çözmenin en iyi yolu tasarım planlama ve uygulama stratejilerinin başlangıç stadijlerinde ve RTL tasarım stadijinde bile ciddi araştırma yapmak. RTL'in çok doğru güç analizi son tasarımın kalitesini sağlamak için logik ve fiziksel uygulamalarına bağlı olmalı.

Sonraki nesil tasarım araçları

Yukarıdaki sorunları çözmek için tüm tasarım süreci farklı etkileri ve tasarım değerlendirmelerini düşünebilecek bir sürü araç haline geliştirmek için daha fazla geliştirilmeli. Araçlar zeki verileri yayınlama yeteneği olmalı. Örneğin, matematik modelleri destekleyen gelişmiş Gelişmiş Kütüphane Format (ALF) standarti orijinal hesaplama ve veri format ını değiştirmeden çoklu özellikleri yayınlayabilir. Yeni çok karmaşık ve talep edici tasarımlar için tasarım sürecinin başlangıç etamlarında sorunların çözümlerini planlamak gerekir, çünkü şu anda düzeltmeler en etkili. Tasarım, doğrulama, yerleştirme ve rotasyon ve son fiziksel doğrulama arasındaki bağlantılar herkes verileri değiştirmeye veya ekleme hesaplamaya ihtiyacı olmadan sürekli veri değiştirmeye gerek.

ALF ile kullanıcılar enerji tüketimini ve elektron göç kontrol etmek için test vektörleri oluşturabilir ve aynı zamanda da çip fonksiyonunu teste edebilirler. Teste vektörü gerekli doğruluğu sağlamak için çıkarılmış çip verilerinin muhtemelen referensini kullanabilir. Bu metodu kullanarak tüm tasarım sürecini dikkatli inceleyebilir. Tasarımın ilk kayıt seviyesi tasarım sürecinde mühendisler dikkatli planlama, alt seviyesi planlama ve elektrik analizi üzerinden sinyal kesiş konuşmasını düşürebilir. Asynkron saat sürücüsü tasarımın bazı bölümlerine geliştirilmiş, bütün çip'in aynı zamanda gürültü ve IR düşüşünü azaltır.

Ne yazık ki, gelecek nesil ürün tasarımı için kullanılan ticari yazılım araçları çok sınırlı uygulama değeri var.

ASIC üreticilerinin çoğu kendi iç araç geliştirme ekipleri vardır ve bu geliştirme departmanların en önemli çalışmaları, birkaç ayrı araçları tamamlama bir süreç içine integre etmek ve bu araçlar için otomatik çalışma ortamlarını tasarlamak için bu araçlar otomatik skripta dayanabilmek için dizayn etmek. Mevcut ticari yazılım araçları tasarımın karşısındaki sorunları çözemeyeceği için yakın gelecekte ASIC üreticileri tarafından içeriden geliştirilen tasarım araçlarının sayısı artmaya devam edeceğini göreceğiz.

Ancak ASIC satıcıları tarafından geliştirilen araçların sorunu, bu araçlar ticari yazılım araçlarından daha fazla destek ve eğitim gerekiyor çünkü ASIC satıcıları içindeki araçlar geliştiricileri kullanılabilir ve sürdürülebilir araçları kolaylaştırmak için sorumlu değildir. Sadece iç kullanıcılar tarafından karşılaşan önemli sorunların bazılarına hızlı çözümler vermeye çalışıyorlar, yani tasarım mühendislik ekibi.