PCB Teknik - PCB Tek Chip Sistemi (SOC) tasarım ve işleme

VLSI teknolojisinin geliştirilmesiyle, çip skalaları büyüyor ve milyonlarca kapı seviyesi devreleri bir çip üzerinde integre edilebilir. Bir çeşit uyumlu süreç teknolojilerinin geliştirilmesi aynı çip üzerinde çok farklı tür aygıtlar birleştirebilir. Sistem integrasyonu için geniş bir teknolojik yaklaşım a çar. Gerçekten sistem seviyesi çip integrasyonu, sadece birkaç dijital lojik devreleri aynı çip üzerinde kompleks fonksiyonları oluşturmak için kompleks bir çip dijital sistemi oluşturmak için değil, aynı çip üzerinde diğer tür elektronik fonksiyonel aygıtlar da dahil eder. Analog aygıtlar ve bağlı hafıza gibi, bazı uygulamalar genişletilebilir, radyo frekans aygıtları ve hatta MEMS bile dahil. Genelde sistem seviyesi çipi en azından bir çip üzerinde dijital sistemler ve analog elektronik cihazlar dahil olmalı.

Büyük bir sistem gerekli. Bu yüzden SOC tasarımı geliştirmesi gelecekte integral devre tasarım endüstrisinde önemli bir rol oynayacak. Bu makale sistem seviyesi çipinin özelliklerine dayanan tek çip sistemi için gerekli tasarım tekniklerini ve işleme metodlarını tartışıyor. Çünkü tek çip sistem seviyesi çip tasarımı hızlı, güç tüketimi ve maliyeti ile karşılaştırılan çoklu çip sistemleri ile daha fazla avantajlar vardır. Ayrıca elektronik sistemin özelliği farklı uygulamaları var.

1. Sistem-on-Chip özellikleri

Sistem seviyesi çipi tam bir elektronik sistemin integrasyonu anlamak için tek bir çip.

1. Büyük ölçek ve karmaşık yapı.

Ve devre yapısı da MPUSRA MDRA MEPROM flaş hafızası, ADCDA C ve diğer analog ve radyo frekansı devreleri dahil ediyor. Pazar zamanı kısa etmek için milyonlarca kapı ya da yüzlerce milyonlarca komponent tasarlanmış. Tasarım başlangıç noktası sıradan ASIC'den daha yüksek olması gerekiyor ve temel mantık ve devre birimlerinde temel birimler olarak güvenemezsiniz, fakat daha büyük komponentler ya da intelektuali özellikler IP denilen moduller kullanın. Doğrula yönteminde, dijital ve analog devreler birleştirilen karışık sinyal doğrulama yöntemi kabul edilmeli. Her modulu etkili test etmek için, özellikle IP, testabileceğin tasarımı için gerekli.

2. Yüksek hızlı ve yakın zamanlama ilişkisi.

Sistem saat frekansiyonu yüzlerce megabyt ve modullerin içindeki ve arasındaki karmaşık zamanlama ilişkilerini tasarımına getirir. Zamanlama doğrulaması, düşük güç tasarımı ve yüksek frekans etkileri, sinyal integritesi, elektromagnet araştırması ve sinyal kısıtlık gibi.

Derin altmikronun durumunda, izler gecikmesi kapı gecikmesiyle karşılaştırılmaz olur ve derin altmikronun süreci teknolojisi genellikle sistem seviyesinde kullanılır. Ve temel faktör haline geldim. Ayrıca, sistem seviyesi çipinin karmaşık zamanlama ilişkisi devredeki zamanlama zorluklarını arttırır. Çok küçük çizgi-çizgi anı ve derin alt-mikron sürecinin uzanımı sinyal çizgiler ve katlar arasındaki sinyal bağlantısını geliştirir. Çok yüksek sistem operasyon frekanserinin yanında, elektromagnyetik araştırmaları ve sinyal karıştırması değerlendirildir, tasarım doğrulaması zorlaştırıyor.

2. SOC tasarım teknolojisi

1 Tasarım yeniden kullanım

Bir sistem üzerinde çip tasarlamak mümkün değil. Tasarımı daha yüksek bir seviyede inşa etmek için. Daha fazla IP çarpma teknolojisini kullanmak gerekiyor. Sadece bu şekilde tasarım hızlı tamamlanabilir, tasarımın başarısını sağlayabilir ve pazar talebini yerine getirmek için düşük maliyetli SOC elde edebilir.

Gelecek tasarım ve uygulama için. Üç türlere genelde bölünebilir. Tasarım yeniden kullanımı core core (CORE) üzerinde dayanılır ve çeşitli kontrol edilmiş süper makro hücre devreleri çekirdek devrelere yapılır. Biri, özel bir süreç ile bağlantılı olan zor bir çekirdek denir. Sistemin fiziksel düzeni film testi tarafından doğrulandı. Bunu yeni tasarım tarafından özel bir fonksiyonel modül olarak doğrudan olarak adlandırılabilir. İkincisi, donanım tasvir dilinde yazılmış, C dilinde yazılmış ve işlemli simülasyon için kullanılmış. Üçüncüsü güçlü bir çekirdek (firmcore soft core) düzenleme planlaması ile bütün yumuşak bir çekirdek temel üzerinde geliştirilir. Şu and a tasarım yeniden kullanma metodu güçlü çekirdek üzerinde büyük bir şekilde bağlıdır. Bu, RTL seviyesi tasarımını mantıklı Mühendislik optimizasyon için özel standart hücre kütüphanesi ile birleştirir, kapı seviyesi a ğı listesi oluşturmak için, ve sonunda tasarım aracıyla gereken zor çekirdek oluşturur. Bu yumuşak RTL sintez metodu bazı tasarım fleksibiliyeti sağlar ve özel uygulamalarla birleştirilebilir, düzgün değiştirilmiş tasvir ve özel uygulama şartları yerine getirmek için yeniden kontrol edilir. Ayrıca, süre ç teknolojisinin geliştirilmesiyle yeni kütüphane yeniden sintezleştirmek, iyileştirmek, yeri ve yolu için kullanılabilir ve yeni süreç koşulları altında zor ipleri elde etmek için yeniden doğrulamak için kullanılabilir. Bu metod tasarım yeniden kullanımı ve geleneksel modül tasarım metodlarını başarmak için kullanılır. Efikasiyet 2-3 kere artırılabilir. Bu yüzden, 0,35um sürecinden önceki tasarım yeniden kullanılması genellikle bu RTL yumuşak çekirdek sintez metodu tarafından fark edilir.

Deep sub-micron (DSM sistem-on-chip'i daha büyük ve daha karmaşık yapar. Bu büyük bir yöntem, süreç teknolojisi geliştirmesi ile yeni sorunlara karşılaşacak. Çünkü süreç 0.18 ya da daha küçük boyutta gelince, kapı gecikmesi kesinlikle bağlantı gecikmesi gerekmez. Yüzlerce megabyt saat frekansiyesi üzerinde, sinyal arasındaki zamanlama ilişkisi s çok sert, bu yüzden tasarım ve tekrar kullanma amacını ulaştırmak için yumuşak RTL sintez metodunu kullanmak zor. Bilgisayar çekirdek tasarımına dayanan sistem-on-chip devre tasarımından sistem tasarımına değiştirir. Tasarımın fokusu bugünün lojik sintezi, kapı seviyesi yerleştirme ve rotasyonundan, sistem seviyesi simülasyonuna son simülasyonuna, yazılım ve donanım birleşmesinden değişecek ve fizik tasarımın birkaç kablo birleşmesinden değişecek. Tasarım endüstrisini polarize etmeye zorlamak, birisi, yüksek performans ve yüksek kompleks bağlı sistemler tasarlamak için IP kullanarak sisteme dönmek. Diğeri DSM'in altında çekirdeği tasarlamak ve DSM çekirdeğinin performansını daha iyi ve güvenilir yapmak için fiziksel katı tasarımına girmek. Teste tanıştım.

2. Düşük güç tasarımı

On watt ya da yüzlerce watt enerji tüketiminin olacak. Büyük güç tüketimi paketleme ve güveniliğe göre sorunları getirir. Sistem-on-chips bir milyondan fazla kapıdan integrasyon yüzlerce megabyt saat frekansında çalışıyor. Bu yüzden, enerji tüketimini azaltma tasarımı sistem seviyesi çip tasarımının imkansız bir ihtiyacı. Tasarımda, çipinin enerji tüketimini birçok tarafından azaltmaya başlamalıyız.

Operasyon voltajını küçültmek, sistem tasarımın bir bölümüdür. Fakat çok düşük operasyon voltasyonu sistem performansına etkileyecek. Daha büyütülük yöntem boş modu kullanmak (boş modu ve düşük enerji tüketme modu). Görev yokken, sistem bir bekleme durumunda ya da düşük voltaj ve düşük saat frekansiyası ile düşük enerji tüketme modunda. Programlanabilen güç tasarımının kullanımı yüksek performans ve düşük enerji tüketimini elde etmektedir. Enerji tüketiminin etkili bir yöntemi.

Çünkü tamamlama devre yapısının her kapı girişinde bir çift PNMOS tranzistörü var, devre yapılandırması yapısında geleneksel tamamlama devre yapısı mümkün olduğunca az kullanılır. Büyük bir kapasitet yükü oluşturuldu. CMOS devreleri çalıştığı zaman, yük kapasitesi değiştirmesinin enerji tüketiminin %70'den fazla hesapları yüklemek ve yüklemek için kullanılan enerji tüketimi. Bu yüzden, derin submikron yapısının yapılandırması genellikle düşük yük kapasitesi ile devre yapısı grubun için seçildi. State, such as switch logic, Domino logic and NP logic, speed and power consumption improved.

Yüzlerce megabyt frekans olan bir sistem her yerde yüzlerce megabyt ve düşük güç mantıklı tasarımla çalışamaz. Düşük güç kapıları, hızlığın yüksek olmadığı ve sürücü yeteneğin büyük olmadığı devre bölümlerinde kullanılabilir, bu yüzden sistemin güç tüketimini azaltmak için. Bu yüzden, düşük güç optimizasyonu tasarımı logik sintezi içinde eklenir ve devreğin çalışma hızını toplamak için en az güç tüketmesi ile birlik devreyi kullanılır.

Neredeyse bütün MOS çıkış devreleri bir çift complementer P ve NMOS tüpü kullanır ve düşük enerji devre tasarım tekniklerini kullanır. Eğiştirme sürecinde, iki cihaz aynı zamanda çalıştırılır, bu da çok güç tüketimine sebep olur. Sistem seviyesi çipi için çok bacak var ve devre frekansı yüksek. Bu fenomen daha ciddi. Bu yüzden, devre tasarımında olabildiğince bu sorunun kaçınması gerekiyor. Elektrik tüketimini azaltmaya benziyor.

2. Testability tasarım teknolojisi

Çipinin derinliklerinde gömülmüş. Sistem seviyesi çipi çekirdek ve kullanıcı tanımlı mantıkları (UDL) ile birleştirir. core önceden teste edilemez. Sistem seviyesi çipi üretildikten sonra sistem seviyesi çipinin bir parças ı olarak kullanılabilir. Çip ve çip testi aynı anda. Bu yüzden sistem seviyesi çip testinde çok zorluk var. Öncelikle, çekirdek başkasının seçimi. Bilgisayarın tasarımcısı, çekirden iyi bir anlama sahip olabilir ve çekirden denemek için bilgi ve yeteneği yok. Çipinin derinliğinde gömülmüş ve integral çekirdek testi tek bağımsız bir çekirdek testi yöntemiyle işlemez. Çirdek ve periferal test kaynakları sadece belirli bir devre modülünün erişimi ile bağlantılı olabilir, ortak bir yöntem İşte bunlar:

Bilgisayarın I/O sonunu doğrudan çip sonuna bağlayın, 1 paralel doğru erişim teknolojisine. Ya da çekirdek I/O terminal ve çip lider terminal bir multiplexer tarafından paylaşır. Bu yöntem genelde çok geniş terminaller ile çarpılmış çipinler ve çipinler için kullanılır. Parallel doğru erişimin avantajı, çip üzerinde çarpılmış çekirdeği test etmek için bağımsız çekirdek test metodunu doğrudan kullanabilir.

Bu yöntem, çekirdek, 2 seri tarama bağlantı giriş yöntemi çevresinde bir tarama zincirini ayarlamak. Bütün çekirdeğin I/O'ları periferiyle doğrudan bağlanabilir. Tarama zinciri aracılığıyla test örneğini test noktasına gönderebilir ve test cevap sonuçları da yayınlanabilir. Sınır tarama teknolojisi özel bir erişim metodu. Seri tarama yönteminin avantajı, ön çıkış limanları kurtarmak. Funksiyonel testi organizasyonuna 3 erişim, bu yöntem çekirdeğin etrafında mantıklı modüle erişim, test örneklerini oluşturmak veya yayılmak için. Çip kendi testi onlardan biridir. Teste kaynakları için on-chip erişimi belirli kabloları denemek için kullanılır. Kendi test periferik erişim modulunun karmaşıklığını azaltır ve sadece basit bir test arayüzü gerekiyor. Bu yöntem çoğu hafıza testleri için kullanılabilir, kendi test mantıkları ve hafıza çekirdeği birlikte tasarlanmış.

Her çekirdek doğru olmasını sağlamak için. Çoklu çekirdek testileri de çevre mantıklı devreler arasında gerçekleştirilmeli. Tam sistem seviyesi çip testi temel çekirdek içeri testleri dahil etmeli. Kullanıcı tanımlı mantıklı devrelerin de sınaması. Çip tasarımı sınama yapabileceği tasarımın görevi, test cihazını ve sistem seviyesi devrelerini DFT test devrelerinden birleştirmek. Her çekirdeğin erişim yolu, çarpıcı yoluyla chip'in ana I/O sonuna bağlanabilir, test erişim yolu çip otobüsüne bağlanabilir, ya da kontrol edilmeli ve izlemeli testi noktaları tarama Chaine bağlanabilir. Teste aygıtı tarafından kontrol edilebilecek bir tüm oluşturun.

Derin subkron SOC'nin fiziksel sintezi

Geç fiziksel düzene bağlı. Bu yüzden geleneksel üst aşağı tasarım yöntemi fiziksel tasarımı tamamlandıktan sonra sadece gecikmesini biliyor. Eğer zamanlama hataları şu anda keşfedilse, ana gecikme faktörü derin altmikronun zamanı yüzünden bağlantı gecikmesidir. Ön tarafına dönmelisin, ön tarafı tasarımı veya yeniden düzenlemesini değiştirmeliyiz. Bu tür tekrarlı tasarımı yerleştirmekten ve yeniden sinteze yönlendirmek için zamanlama amacına ulaşmak için birçok kez gerçekleştirilmelisin. Özelliklerin ölçüsü azaldığında, bağlantı çizgilerinin etkisi daha büyük ve daha büyük olacak. Mantık sintezi, ayrı yerleştirme ve rotasyon geleneksel tasarım yöntemi tasarım ihtiyaçlarına uygulamaya başladı. Mantık sintezi ve düzenleme daha yakın bağlantılı olmalı ve fiziksel sintez metodları, tasarımcıların ikisini de yüksek seviye fonksiyonel sorunlar, yapısal sorunlar ve düşük seviye düzenleme sorunlarını aynı zamanda düşünmek için kullanılır. Fiziksel sintez süreci üç aşamaya bölüyor: başlangıç planlama, RTL planlama ve kapı düzeyi planlama. İlk planlama sahnesinde, ilk olarak başlangıç düzeni tamamlayın, RTL modülünü çip üzerine koyun ve I/O düzenini ve elektrik hattı planını tamamlayın. Devre zamanlama analizine göre ve düzenleme karmaşık derecede analizine göre tasarımcı devre modülünü yeniden bölebilir. Yukarı seviye düzenlemesinden modullerin arasındaki düzenleme gerçekleştirilir. Parazitik parametreleri çıkarın, doğru bir kablo a ğ modeli oluşturun, her RTL modülinin zamanlama sınırlarını belirleyin ve bütün bir sınırı oluşturun.

Sonra RTL modülünün daha doğru bir tanımlaması için hızlı düzeni kullanın. Ve bu tanımlamaya dayanarak, üst seviye düzenleme ve pin pozisyonlarının düzeni iyi ayarlandı. Nihayet, her RTL modülünün satır yükleme modeli ve her modulun tam büyük sınırları alındı. RTL planlama sahnesi RTL modülünün alanını ve zamanı daha doğrudan tahmin etmek. RTL değerlendirmesi üzerinden kapı düzeyi ağı listesinden hızlı hayatta kalın. Kapı seviyesi ağ listesini tamamlayın ve kapı seviyesi planlaması, her RTL seviyesi modulu bağımsız olarak iyileştirmek. Sonunda yer ve yol. Her RTL modülü ve bütün çip için saat a ğacı sintezleştirin. Ayrıca zamanlama ve çizgi karıştırma analizi yapıyor. Eğer sorunlar bulursa yerel değişiklikler yapılabilir. Fiziksel sintez süreci ön tarafta lojik sintezi ile yakın bağlı olduğundan beri, mantıklı sintezi yerleştirme ve rutlama temeline dayanılır, gecikme modeli doğru ve tasarım tekrarlamaları daha az.

5. Tahmin teknolojisini tasarla

Devre ölçüsü daha büyük, sistemi daha karmaşık, doğrulama zamanı daha uzun olacak. Şu anda, bazarda farklı tasarlama alanları ve dizayn nesneleri için uygun CAD araçları var. Ancak, bu araçlar sistem seviyesi çip tasarımını doğrulamak için kullanılırsa, birleştirmeli. Tasarım doğrulaması tasarım işinin çok önemli bir parçası. Ve aynı çevrede birleştirildi.

Çoğu simulasyon araçları SPICE'den geliyor ve analog devre simülasyonu transistor seviyesi modelleri gerekiyor. Devre denklemlerini çözmek gerektiğine göre devre daha karmaşık, simülasyon zamanı daha uzun. Paraleli yapı sayısal hesaplama için kullanılır ve model simülasyon için kullanılır. Bu simülasyon hızını büyük arttırabilir ve on binlerce cihaz devrelerini ve hatta kabloları simüle edebilir. Ancak bütün SOC'yi milyonlarca kapıyla simüle etmek hala zordur. On the other hand, the deep subcron system-level chip line delay exceeds the gate delay and the operating frequency is hundreds of megabytes. Sinyaller ve sinyal integritet analizi arasındaki araştırma da gerekli. Transistor seviyesi simülasyonuyla belirlenebilir. Dijital sinyal simülasyonu sadece mantıklı modellere ihtiyacı var, simülasyon hızlıdır ve ölçek büyük. Bu görüntü noktasından, fiziksel tasarımdan sonra, her modulun transistorleri ve düzenleme parametreleri çıkarılır ve modul seviye doğrulaması ilk olarak gerçekleştirilir. Bu basit, SOC tasarımında doğrulama sorunlarını çözmek için çoklu farklı modelleri destekleyen simülatörlerle birlikte kullanılır.

Neredeyse bütün mikroprocessörler ve özel yazılım ve donanım kullanılır. Yazılım ve donanım yaklaşık bağlı, ama sistem yapılmadan önce sistem seviyesi çipi üzerinde. Yazılım ve donanım arasındaki etkileşim genelde bazı dizayn hatalarını tam olarak tanımak zordur ve açık olmayacak. Bu sorunu çözmek için donanım/yazılım birleştirme teknolojisi kabul edilmeli.

3. Silikon işleme teknolojisi monolitik sistem tasarımının başarısızlığı için önemli bir faktördür.

Ayrıca ne işleme teknolojisinin kullanılmasını karar vermek gerekiyor. Çeşitli ASIC üreticilerinin CMOS dijital mantık işleme kapasiteleri pek farklı değildir. Sistem seviyesi çipi tasarladığında tasarlama araçları, hücre kütüphaneleri ve kabloları seçmeden başka. Fakat monolitik sistem integrasyonu için Lei dedi ki, gerekli olarak diğer özel modüller eklenmeli, ki bu fazla maske süreç adımları gerekiyor. Örneğin, SRA M'nin, flaş hafıza için iki maske eklemesi gerekiyor, analog devreler için 5 maske eklemesi gerekiyor, metal-metal kapasiteleri, polikristallin-polikristallin kapasiteleri ve polisilik rezistenlerin üretimi için en az 2-3 maske eklemesi gerekiyor. Bu farklı üreticiler için büyük bir fark var. Tasarımcı, uygun bir işleme üreticisini seçmek için özel modül ihtiyaçlarına ve IP çekirdek ihtiyaçlarına uymalı, böylece işlem temel çekirdek göstericilerine ve özel modül ihtiyaçlarına uyması için. Eğer karışık sinyal monolitik sistemi yapmayı planlıyorsanız, monolitik sistem tasarım taleplerini yerine getirmek için analog modül işleme kapasiteleri ve dijital/analog arasındaki izolasyon ile ilgilenmek için üretici seçmelisiniz.