PCB Teknik - Hızlı hızlı PCB tasarımında zamanlama analizi ve simülasyon stratejilerini analiz edin

Ağ iletişim alanında, ATM değişikliklerinde, çekirdek rotörlerinde, Gigabit Ethernet ve çeşitli kapı aygıtlarında sistem veri hızı ve saat hızı artmaya devam ediyor ve uyumlu işlemci sürecinin çalışma frekansı da daha yükseliyor; Veri, sesi ve görüntü yayınlaması Hızlığın 500Mb'den fazla yüksektir ve yüzlerce megabyt ve hatta gigabit uçakları daha yaygın ve daha yaygın oluyor. Dijital sistemlerin hızlığının artması, sinyalin yükselmesi ve düşüşüm zamanı mümkün olduğunca kısa ve dijital sinyalin frekans ve sınır hızlığının artmasına sebep olan yüksek hızlı tasarım problemlerinin bir serisi daha önemli olduklarını anlamına gelir. Sinyal bağlantısının %20'den büyük olduğunda, sınır sinyalinin dönüşü zamanının %20'inde, tabaktaki sinyal kabloları transmis hattı etkisini gösterecek ve bu tasarım yüksek hızlı bir tasarım olacak. Yüksek hızlı sorunların durumu donanım tasarımına daha büyük sorunlar getirdi. Mantık bir bakış noktasından doğru olan birçok tasarım var. Eğer gerçek PCB tasarımında doğru yönelmezse, tüm tasarım başarısız olacak. Bu durum yüksek hızlı ağlarını takip ediyor. İletişim alanı daha açık. Uzmanlar gelecekte donanım devresi tasarımın maliyetlerine göre mantıklı fonksiyon tasarımın maliyeti büyük azaltılacağını tahmin ediyor ve yüksek hızlı tasarımla bağlı maliyetin toplam maliyetin %80 ya da %अध olacağını tahmin ediyor. Yüksek hızlı sorun sistem tasarımın başarısı için önemli faktörlerden biri oldu.

Yüksek hızlı sorunlar yüzünden sebep olan sinyal aşağılığı, aşağılığı, yansıtma, çalma, karşılaştırma, etc. sistemin normal sıralamasını gerçekten etkileyecek. Sistem sıralamasının azaltılması insanları, dizital dalga formlarının sıralamasını ve kalitesini etkileyen çeşitli fenomenlere dikkat etmeleri zorluyor. Zaman hızlığın artmasına sebep olduğunda sistem prensipinin önceden ne kadar derin anladığına rağmen, herhangi bir cahillik ve basitleştirme sisteme ciddi sonuçlar getirebilir. Hızlı tasarımda zamanlama sorunlarının etkisi daha kritik. Bu makale hızlı tasarımda zamanlama analizi ve simülasyon stratejilerini özellikle tartışacak.

1 Zaman analizi ve ortak saat sinkronizasyonu

Yüksek hızlı dijital devrelerde, veri transmisi genellikle saat tarafından düzenli şekilde veri sinyalleri göndermek ve alınmak için kontrol edilir. Chip sadece yazılı zamanlama göre verileri gönderebilir ve alır. Çok fazla sinyal gecikme veya yanlış sinyal gecikme uygulaması sinyal zamanlama ihlali ve işlemli karışıklığı olabilir. Düşük hızlı bir sistemde, bağlantı gecikmesi ve çalma gibi fenomenler değersizdir, çünkü bu düşük hızlı sistemde sinyal stabil bir duruma ulaşmak için yeterince zaman var. Yine de, yüksek hızlı bir sistemde, sınır hızı arttır, sistem saat hızı arttır, aygıtlar ve sinkronizasyon hazırlama zamanı arasındaki sinyal nakliye zamanı kısayılır ve transmis hattındaki ekvivalent kapasitet ve induktans da sinyalin dijital dönüşünde gecikme ve bozulma sebebi olacak. Sinyal kaçırması ve diğer faktörler ile birlikte, çipinin ayarlama ve tutma zamanı etkileyecek. Çip'in verileri doğru yollaması ve alınması yeteneğine sebep olacak ve sistemin normalde çalışması başarıs ızlığına sebep olacak.

Böyle denilen ortak saat sinkronizasyonu, veri iletişimi, sürücü sonu ve alıcı sonu otobüs'deki aynı saat kaynağını paylaşır ve aynı saat bufferi (CLOCK BUFFER) veri iletişimi ve alışımı tamamlamak için fazla saat gönderir. Şekil 1'de tipik sıradan saat sinkron verilerin göndermesi ve alınması için bir şematik diagram gösteriyor. Şekil 1'de kristal oscillatör CRYSTAL saat dağıtıcına ulaşan CLK_IN bir çıkış sinyali oluşturur. CLOCK BUFFER dağıtıp buferlerden sonra, iki fazla saat gönderir, birisi CLKB, DRIVER veri çıkışı için kullanılır; Diğeri CLKA, DRIVER'den RECEIVER'e gönderilen örnek verileri için kullanılır. Saat CLKB Tflt_CLKB (FLIGHT TIME) uçaktan sonra DRIVER'e geldi. DRIVER'in iç verileri CLKB tarafından kapatılır ve TCO_DATA zamanından sonra DRIVER'in çıkış limanında görünür. Çıkış verileri, uçuş zamanı Tflt_ DATA'dan sonra RECEIVER giriş limanına ulaşır; RECEIVER giriş limanında CLOCK BUFFER tarafından üretilen başka bir saat CLKA kullanın (gecikme CLKA saat uçuş zamanıdır, yani Tflt_CLKA) bu sürücü veriyi DRIVER'den örneklemek ve kapatmak için kullanın, bu yüzden COMMON CLOCK Prozesinin bir saat döngüsünün veri göndermesini tamamlayın.

Yukarıdaki süreç, RECEIVER'e ulaşan veriler saatin sonraki döngüsünün yükselen kısmından örneklendirildiğini gösteriyor. Buna göre, veri göndermesi için iki gerekli şartlar alınabilir: 1. RECEIVER girişindeki veriler genellikle gerekli ayarlama zamanı Tsetup'a sahiptir. Bu, saatin en az zamanlı değerinden önce veriler geçerli olmalı demektir. Veri sinyali saat sinyalinden önce giriş sonuna ulaşmalı, böylece ayarlama zamanında yetersiz eşitlik elde edilebilir; 2. Verileri cihaza başarısız yerleştirmek için, veri sinyali saat örneğinin doğru şekilde kapatılmasını sağlamak için alan chip girişinde yeterince uzun süre geçerli olmalı. Bu zamanın zamanı tutuklama zamanı denir. CLKA'nın gecikmesi geçersiz zamandan az olmalı (INVALID). Sıkınma zamanından yetenekli olmayan eşitliğin alınabilir.

1.1 Veri kuruluş zamanının zamanlama analizi

İlk şartlara göre veri sinyali CLKA saat önce alma sonuna ulaşmalıdır. Verileri doğru kapatmak için. Ortak saat otobüsünde, ilk saat döngüsünün fonksiyonu DRIVER'ın çıkışına verileri bağlamak ve ikinci saat döngüsü RECEIVER'ın içerisine bağlamak, yani RECEIVER'ın girişine ulaşmak için veri sinyallerinin zamanı saat sinyalinden önce yeterli olmalı. Bu şartı yerine getirmek için saat ve veri sinyallerinin RECEIVER'e ulaşması ve alıcı ayarlama zamanının ihtiyaçlarına uygun olmasını sağlamak için gerekli. İstediğin ayarlama zamanından uzun süren her zaman ayarlama zamanı margini Tmargini'dir. Şekil 1'nin zamanlama diagram ında, tüm oklar çizgileri veri sinyalleri ve saat sinyalleri tarafından oluşturduğu gecikmeleri gösterir. Aşağıdaki ok hatları, RECEIVER girişine ulaşan verilere geçerli ilk saat kentinden oluşan toplam gecikme gösteriyor. Yukarıdaki ok çizgi alınan saat CLKA'nın toplam gecikmesini temsil ediyor. RECEIVER girişine ulaştığında ilk saat kenarı geçerli olduğunda toplam gecikme:

TDATA_ DELAY=TCO_ CLKB+Tflt_ CLKB+TCO_ DATA+Tflt_ DATA

Yapacak saat CLKA'nın sonraki döngüsünün toplam gecikmesi:

TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

Veri düzenleme zamanıyla tanışmak için:

TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

Saat kaçırması gibi faktörler açılıp düşündükten sonra, Tjitter'e göre:

TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0 (1)

Fomula (1), TCYCLE saat döngüsüdür. İlk bilekte saat çipi CLOCK BUFFER çıkış saati CLKA ve CLKB arasındaki maksimum faz farklılığıdır. Bu da elimdeki çıkış-çıkış skew denir. İkinci çamaşırda CLKA ve CLKB çıkışı arasında, CLOCK BUFFER çipi ile RECEIVER ve DRIVER'e ulaşmak için maksimum gecikme farkıdır.

Formül (1), TCO_DATA, bazı test yükü ve test şartları altında test voltaj Vmeas (veya VREF) sınırının sınırına ulaştığı saat aralığından, veriler çıkış limanında ortaya çıktığı zaman aralığını gösterir. TCO_DATA'nın büyüklüğü çip'in iç mantıklı geçirmesi ile bağlı. Zaman, buffer OUTPUT BUFFER özellikleri, çıkış yükü şartları doğrudan bağlantılı, TCO çip veri sayfasında bulunabilir.

Formüle göre (1), aslında sadece iki ayarlanabilir parçası var: Tflt_CLKB_MIN-Tflt_CLKB_MAX ve Tflt_DATA_SETTLE_DELAY_MAX. Tflt_CLKA_MIN, tek başına ayarlama zamanı sağlaması konusunda, Tflt_CLKB_MAX ve Tflt_DATA_SETTLE_DELAY_MAX mümkün olduğunca küçük olmalı. Aslında, alma saati daha sonra gelir ve veriler daha önce gelir.

1.2 Veri tutma zamanının zamanı analizi

Aygıt içerisinde verileri başarıyla bağlamak için veri sinyali alın çipinin girişinde, sinyalin saat örneğinin doğru şekilde bağlanmasını sağlamak için yeterince uzun süre kalmalı. Bu zamanın zamanı tutuklama zamanı denir. Ortak saat otobüsünde, alınan sonu buferi verileri kapatmak için ikinci saat kenarını kullanır ve sürücü aynı anda sonraki verileri veri yollama sonuna kapatır. Bu yüzden, gelecek veri sinyali gelmeden önce geçerli veriler alınan sonun dönüştürüştürüğünü sağlamak için gerekli. Bu, alacağı saat CLKA'nın geçirmesinin veri sinyallerinin geçirmesinden az olmasını istiyor.

Ve veri gecikmesi:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

Eğer veri saklama zamanıyla tanışmak istiyorsanız, olmalısınız:

TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0

Dönüştürücü Tjitter gibi faktörler genişletin, düzenleyin ve düşünün, aşağıdaki ilişkiler alınabilir:

(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0 2

Formülde (2), ilk bileşe hâlâ saat çipi CLOCK BUFFER çıkış saati arasındaki en büyük faz farkıdır; İkinci bileşe, saat çipi tarafından iki saat CLKA ve CLKB çıkışını RECEIVER ve DRIVER olarak anlamaya devam ediyor. Veri tutma zamanı ile karşılaşmak için sadece iki tane ayarlanabilir parças ı var, yani Tflt_CLKB_MIN-Tflt_CLKA_MAX ve Tflt_DATA_SWITCH_DELAY_MIN. Tflt_CLKB_MIN ve Tflt_DATA_SWITCH_DELAY_MIN mümkün olduğunca büyük olmalı ve Tflt_CLKA_MAX mümkün olduğunca küçük olmalı. Diğer sözlere göre, eğer bekleme zamanıyla tanışmak istiyorsanız, alıcı saati erken gelir ve veriler geçerli olmalı.

Verileri doğru kabul etmek için, verilerin kuruluş zamanı ve sürdüğü zaman tam olarak kabul edilmeli, yani (1) ve (2) aynı zamanda memnun olmalı. Bu iki farklılığı analiz eden, sadece üç yöntem düzeltmesi gerektiğini görebiliyor: saat gecikmesini göndermek, saat gecikmesini almak ve veri gecikmesi. Düzeltme tasarımı böyle gerçekleştirilebilir: İlk olarak, yayınlama saat geçirmesi saat geçirmesi, yani Tflt_CLKA_MIN-Tflt_CLKB_MAX =0 ve Tflt_CLKB_MIN-Tflt_CLKA Veri gecikmesi çözüm yoksa, gönderilen saat gecikmesini ayarlamak veya saat gecikmesini alamak için yukarıdaki iki denkleme geri dönün. GLINK otobüsünün ortak saat sinkronizasyonu veri göndermesi ve alınması örnektir: İlk olarak, gönderme saatinin gecikmesi alacağı saatin gecikmesi kesinlikle eşit olduğunu tahmin edin, sonra verilerin gecikmesi alanını belirleyin ve parametreleri yerine koyun, (1) ve (2) olabilir.

1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0

0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0

Aslında gerçek PCB hazırlığıyla birleştirilen ineksizlik teklifi altında Tflt_DATA_SETTLE_DELAY_MAX<1.1 belirleyin; tflt_data_switch_delay_min>-0.1, ve kalan 0.4ns sınırı iki saatin vakit farklısına ve Tmarginine atalır. Topoloji SPECCTRAQUEST'de çıkart ve her bölümün uzunluğunu ve topoloji belirlemek için sinyal bütünlük simülasyonu yap. Bu yapıdaki tamamen tarama simülasyonu (toplam 12 kombinasyonu) yapın ve tanımlı 1.1 ve 1.0825 Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004 ile karşılaşan Tflt_DATA_SWITCH_DELAY_MIN

- 0. 1 menzil indeksi. Bu yüzden GLINK otobüs veri hatının sınırlı kuralları çizelebilir: 1. Gönderme sonuna uyuşturucu dirençlerin gecikmesi 0,1'den fazla olmamalı;

2. Veri çizgi 0,1'de eşleşmelidir, yani her veri çizgi 0,65n ve 0,75n arasında olmalıdır. Yukarıdaki sınırlı kurallarla, düzenleme yönlendirilebilir.

Sonra, "Tflt_CLKA_MIN-Tflt_CLKB_MAX=0 ve Tflt_CLKB_MIN-Tflt_CLKA_MAX=0" zor kuralların etkisini düşünün. Gönderme saatini ve alınma saatini önceden aynı uzunluğu almak için kısıtlayın (gerçek operasyonda 0,02ns ile uyuşturucu). CADENCE çevresinde saat simülasyonu gerçekleştirir ve sonuç şu: .Tflt_CLKA_MIN-Tflt_CLKB_MA bağlantısı X.0.2 ve .tflt_clkb_min-tflt_clka_max.

Son simülasyon sonuçları: 1. Eşleştirilen direniyet ve yayınlama sonu arasındaki gecikme 0,1'den daha büyük olmamalı; 2. Veri çizgi 0,1ns ile eşleştiriliyor, yani her veri çizgi 0,65n ve 0,75n arasında olmalı; 3. Saat göndermek ve alınmak saat 0,02n uzunluğuyla eşittir; 4. Tmargin=0.2ns. Yukarıdaki topoloji şablonu ve sınırlı kuralları ile, SPECCTRAQUEST veya ALLEGRO CONSTRAINS MANAGER'a import edilebilir. Bu tasarım sıkıcı kuralları ayarlandıktan sonra, kural yönlendirilmiş otomatik sürücü veya el hattı ayarlaması için otomatik rotörü kullanabilirsiniz.

2 Kaynak eşitleme zamanlama ilişkisi ve simülasyon örnekleri

Böyle adlandırılmış kaynak eşzamanlaması, saat geçme sinyali CLK'nin gönderilen verilerle birlikte sürücü çip tarafından gönderileceğini anlamına gelir ve ortak saat eşzamanlaması gibi bağımsız bir saat kaynağını kullanmıyor. Kaynak sinkron veri göndermesi ve alınması üzerinde, veriler ilk olarak alınan sonuna gönderilir ve bu toplam verileri örnek almak ve bağlamak için saat toplamak için kısa bir süre sonra alınan sonuna gönderilir. Şematik diagram ı 2. Şekil olarak gösterilir. Kaynak sinkronizasyonunun zamanlama analizi halk saat sinkronizasyonundan daha basit ve analiz metodu çok benziyor. Analiz formülü doğrudan aşağıda verilir:

Ayarlama zamanı: Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0

Durma zamanı: Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0

Aralarında, Tvb sürücünün ayarlama zamanı, saat geçmeden önce sürücü verilerinin ne kadar geçerli olduğunu gösterir. Tva, sürücü verilerinin geçerli olduğundan sonra geçerli olduğu zamanı gösteren göndericinin sürücü zamanıdır. Diğer parametreler daha önceki gibi aynı anlamı vardır. Şimdi iletişim devrelerindeki çok ortak TBI arayüzünü kaynak sinkronizasyon zamanlama analizi ve simülasyon sürecini tanıtmak için örnek olarak kullanın. TBI arayüzü genellikle saat ve 10 bit veri göndermek, iki saat alır ve 10 bit veri alır. RBC0 ve RBC1 iki saat alıyor. Gigabit Ethernet'de bu iki saat 62,5MHz ve 180° farklısı var. İki saatliğin yükselen kenarları verileri dönüştürmek için kullanılır. Veri çarşafının zamanlama parametrelerine göre, yukarıdaki formüle yerine koyulur:

2.5+ Tflt_clk _min-Tflt_data__settle_delay_max -1-Tmargin>0

1.5+ Tflt_data__switch_delay min-Tflt_clk _max -0.5-Tmargin>0

Önümüzdeki analiz yöntemini imitate edin: saat ve veri sinyal çizgilerinin uçuş zamanının kesinlikle eşit olduğunu tahmin ediyorsunuz, yani saat ve veri tamamen eşleştiriliyor ve sonra uyuşturucularının etkisini analiz ediyorlar. Yukarıdaki formül

1.5-Tmargin>0

1-Tmargin>0

İkisi de ayarlama zamanı ve tutuklama zamanı için büyük bir sınır var. Simülasyon sonrası, veri ve saat tam olarak aynı uzunluğu bulundu (örnek olarak uyuşturucu 0,02n alın), hâlâ 0,3n farkı var, yani,

Tflt_clk_min-Tflt_data_settle_delay_max <0.3< p=">

Tflt_data_switch_delay min-Tflt_clk_max <0.3< p=">

Saat ve verilerin arasındaki eşleşmeyi 0.2 ns olarak almak için Tmargin=0.5 ns alın, yani verilerle saat arasındaki uzunluğun 0.2 ns'den fazla olmamalı.

Gerçek simülasyonda, saat ve verilerin sinyal integritesi ilk olarak analiz edilir ve simüle edilir, ve daha iyi alınan dalga formu doğru sonlandırma eşleşmesinden alınabilir. Görüntü 3, pasif sonu eşleştirme ve aktif sonu eşleştirme saat hatlarının farklı simülasyon dalga formu karşılaştırmalarının bir takımıdır. İlk olarak sinyal integritet simülasyonu gerektiğini görülebilir.

Ortak saat sinkronizasyonunda, veri gönderme ve alınma bir saat döngüsünde tamamlanmalıdır. Aynı zamanda, cihazın gecikmesi ve PCB izlerinin gecikmesi de ortak saat otobüsünün maksimum teoretik operasyon frekansiyonunu sınırladı. Bu yüzden, ortak saat sinkronizasyonu genellikle 200MHz'den 300MHz'e düşük oranlar için kullanılır. Bu hızdan yüksek iletişimler için kaynak sinkronizasyon teknolojisi genellikle ortaya çıkmalı. Kaynak sinkronizasyon teknolojisi, veri ve saat paralel transmisini kullanarak relatif bir saat sisteminde çalışır, transmis hızı genellikle veri ve saat sinyali arasındaki farklılığı ile belirlenir, böylece sistemin yüksek bir transmis hızını ulaştırabilir. Sinyal integritet analizi, geniş banda Ethernet değiştirme makinesi ve kız kart tahtasının zamanlama analizi ve simülasyonu aracılığıyla yazar ürünün dizayn döngüsünü çok kısaltır ve yüksek hızlı tasarımın diğer tarafından analizi ve simülasyonu aracılığıyla sinyal integriteti, zamanlama ve diğer tarafı çözer. Tasarım kalitesini ve tasarım hızını tamamen garanti eden sorun, gerçekten PCB tahtasının tek geçmesini sağlar. Ana tahta ve kız kartı tahtası arızasızlandı ve başarısız şekilde üretime taşındı.