PCB Haberleri - DDR PCB Düzenleme kuralları

DDR PCB tahta düzenleme kuralları

Normal basılı PCB devre tahtalarının sürücüsünde, sinyal düşük hızlı sinyal olduğu için, genellikle 3W prensipinin temel sürücü kuralının altında sinyalin akışı yönüne göre bağlantılı ve genellikle sorun yok. Ama sinyal 100M üstündeyse, sürücü çok özel. DDR'nin 300M'e kadar hızlı sinyalleri son zamanlarda kullanıldığından beri DDR sinyallerinin yönetme prensiplerini ve tekniklerini detayla açıklayacağım.

Yüksek hızlı sistemler genellikle düşük voltaj sinyalleri kullanır. Bunların düşük voltaj ve küçük dönüşü vardır. Elektrik uçakları kullanmak, daha fazla delikleri yumruklamak, fırlatma mesafesini kısaltmak ve yüksek voltaj transmisinin sonunda sinyalleri bölmek için rezistenleri kullanmak için daha az voltaj sinyalleri oluşturmak için iç direksiyonu azaltın. SDRAM, DDR-I, DDR-II ve DDR-III'nin sinyal voltaları bir taneden daha düşük ve stabilize yapmak daha zorlaştırıyor. Eğer enerji temsili yeterse, hafıza stabil çalışmayacak. Sinyal bütünlük ve iletişim çizgisinin konsepti relativ profesyonel bir sistem bilgisidir ve burada detayla tanımlanmayacak. Şimdi, sinyal integritet ve yayınlama hatlarının konseptini anlamazsanız bile, lütfen aşağıdaki genel temel kurallara uyun. DDR'nin yüksek hızlı sinyal tahtası kullanılan sorunlara neden olmayacak.

1) DDR ve ana kontrol çipi mümkün olduğunca yakın. DDR yüksek hızlı sinyallerindeki bütün farklı sinyal çifti uzunluğunda kesinlikle eşit olmalıdır (50 mil kırmızlığına kadar izin verilir), ve tüm sinyal çizgilerin ve saat çizgilerinin uzunluğu 2500 mil aşmamalıdır. 0 vias dene. Komponentü katının altında iyi yerleştirilmiş bir yer katı olmalı ve tüm izler yer bölünmesi noktasından geçemez, yani sinyal çizgisini kesen yere bölünmesi çizgisini yer katından görülmez. Bu durumda, 400M DDR aslında sorun değil. Bazı 3W, 20H kuralları mümkün olduğunca yapılabilir.

2) Adres ve komuta sinyal grupu: tamamen bir yerde ve güç uça ğını koruyun. Özellikle impedans 50～60 Ω üzerinde kontrol edilir. Sinyal grubun ve diğer DDR olmayan diğer sinyaller arasındaki mesafeyi en az 20 mil tutun. Gruptaki sinyal DDR saat hatının uzunluğuna uyuşmalı ve boşluk en azından 500 mil içinde olmalı. RS'nin eşleşen serinin değeri 0～33 Ω ve paralel eşleşen direksiyonun değeri 25～68 Ω olmalı. Bu grupdaki sinyaller veri sinyal grupı ile aynı dirençli satırda olmamalı.

3) Kontrol sinyal grubu: Kontrol sinyal grubunun en azından sinyalleri var, sadece iki sinyal, saat etkinleştirilmiş ve çip seçimlerinde. Hâlâ tam bir yeryüzü uça ğı ve güç uçağı olmalıyız. RS'nin eşleşen serinin değeri 0～33 Ω ve paralel eşleşen terminal direksiyonun değeri 25～68 Ω. Kısaca konuşmayı engellemek için bu grupdaki sinyaller veri sinyalleri ile aynı dirençli sırada olmaz.

4) Veri sinyal grupı: sinyal döngüsü için tamamen toprak uça ğını sağlamak için yeryüzü uçağını referans olarak alın. Özellikle impedans 50～60 Ω üzerinde kontrol edilir. Satır genişliği saat sinyal genişliği ile aynı olabilir. En azından DDR olmayan diğer sinyallerden 20 mil ayır. Uzunluk eşleştirmesi bytes kanalının birimi olarak ayarlandı. Veri sinyallerinin uzunluğu DQ, veri strobe DQS ve veri maske sinyali DM'nin uzunluğu ±100mil (çok önemli) içinde kontrol edilmeli ve farklı bayt kanallarının sinyal uzunluğunu 500 mil içinde kontrol edilmeli. Eşleştirilen DM ve DQS ile eşleştirilen düzenli RS'nin eşleştirilmesi 0-33 Ω ve paralel terminal düzenlenmesi RT'nin değeri 25-68 Ω. Eğer istikrar satırı eşleştirmek için kullanılırsa, veri istikrarı satırında başka DDR sinyalleri olmamalı.

5) Saat sinyali: Yer uça ğını tüm saat dönüşünün dönüşü için tamamen toprak uçağını sağlamak için bir referans olarak alın ve dönüşün akışı için düşük impedans yolunu sağlayın. Çünkü bu farklı bir saat sinyalidir, çizgi genişliği ve çizgi boşluğu yönlendirmeden önce dizayn edilmeli ve CPU'nun farklı impedans ihtiyaçlarını anlamalı ve bu sınırlara göre yönlendirme gerekiyor. Tüm DDR farklı saat sinyalleri, katta katta dönüşümden kaçırmak için anahtar uçağı üzerinde yollanmalı. 3 W prensipini sağlamak için çizgi genişliği ve farklı uzay, sinyal çizginin tek çizgi engellemesi 50-60 Ω içinde kontrol edilmeli ve farklı impedans 100-120 Ω içinde kontrol edilmeli. Saat sinyali ve diğer sinyaller arasındaki mesafe, diğer sinyallerle müdahale etmek için en az 20 mil* tutmalıdır. Yılan izlerinin arasındaki yer 20 milden az olmamalı. Sırada terminal direnişinin RS değeri 15～33Ω ve seçeneksel paralel terminal direnişinin değeri 25～68Ω. (Şematik diagram ı tasarladığında son verme direniğinin değeri direnişle bağlanılması gerekiyor)

6) Çiftlik kapasitörü elektrik teslimatı bölümündeki çipinin güç kilisinin yanında yerleştirilmeli. Güç ve yerde sinyaller düşük direnişle geri dönmek için ayrı katlar olmalı. Elektrik bağlantısının yeterince iyi ve blok edilmesini sağlamak için güç sağlamı ve yeryüzü katı mümkün olduğunca yumruklanmalı.

Yüksek kurallar ve teknikler takip edildiği sürece LAYOUT'dan DDR yüksek hızlı sinyalleri ile sorun olmayacak. Sinyal çizginin uzunluğunu sağlamak için her sinyalin eşit uzunluğu işlemde, uzun uzak yol işlemlerini kullanmak için, genellikle bir yılan çizgisini çizginin yönlendirmesi için kullanılır. Genelde "eşit uzunluğu dönüşü" görüyoruz. Aslında, aynı uzunluğun amacı değil. Gerçek amaç, ayarlama ve tutma zamanı, aynı frekans ve fazla uygulama ve örnek doğru. Aynı uzunluğu, bu amacını başarmak için en kolay yoldur ve çizgi uzunluğu sayısal olarak analiz edilmeli. İnternette özellikleri impedans kontrolü üzerinde, çizginin kalıntısı genellikle ihtiyacı olmalı, fakat her tahta üreticisinin üretim süreci ve dielektrik constant farklıdır, bu yüzden tahta üreticisinin sinyal çizginin özellikleri engellemesini kontrol etmesini istemesi gerekiyor.